JPS6270956A - 記憶保護装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロコンピュータ内に設けられている主
記憶装置に保存されたデータ等への許されないアクセス
（読出し、書込み）を防止する記憶保護装置に関する。

（従来の技術） 従来、マイクロコンピュータ内に設けられている主記憶
装置としてのＲＡＭ　（読み出しと書込みが可能なメモ
リ）には、プログラムの誤りや、人間の操作ミスによる
既存データの破壊及びプログラムの暴走を防止し、シス
テムの保全性や信頼性を維持向上させる記憶保護装置が
設けられている。

この記憶保護装置は、情報への不当なアクセスと正当な
アクセスを判断し、正当なアクセスのみを許可し、不当
なアクセスは禁止するという機能を有しており、例えば
、産業用ロボットのマイクロコンピュータ内に設けられ
ている記憶保護装置（ライトプロテクト回路）は、第３
図に示すように構成されている。

同図に示すように、この記憶保護装置は、マイクロコン
ピュータに入出力するデータの授受の制御等を司るＣＰ
ＬＩに、アドレスバスを介して接続されたアドレスデコ
ーダ１及びＲＡＭ４と、一端が接地され、ＲＡＭ４にデ
ータの書込み許可を与えるライトプロテクトスイッチ２
と、ライトプロテクトスイッチ２に接続されたプルアッ
プ抵抗３及び論理回路７と、前記ＣＰＵから出力される
読出し、書込み信号（Ｒ／Ｗ信号）及びアドレスデコー
ダ１の信号を伝達する信号線に接続された論理回路６と
、論理回路６及び論理回路７の出力端子に接続された論
理回路８と、アドレスデコーダ１及びＲＡＭ４を接続す
る論理回路５とで構成されている。そして、ＲＡＭ４に
は、論理回路８の出力端子と、前記ＣＰｔＪに接続され
たデータバスが接続され、プルアップ抵抗３には図示し
ない電源が接続されている。

このように構成された記憶保護装置は、以下に記すよう
に動作する。

まず、ライトプロテクトスイッチ２をＯＮすると、論理
回路７の出力はＯになる。この時に、Ｒ／Ｗ信号とアド
レスデコーダ１からの信号がなければ、論理回路６の出
力もＯになる。従って、論理回路８の出力はＯになり、
ＲＡＭ４には、ライトフラグが送出されると共に、デー
タバスを介して送られたデータを、アドレスバスを介し
て送られたＲＡＭ４の指定番地内に格納することになる
。

尚、前記Ｒ／Ｗ信号は、ＣＰＵがメモリへデータを書込
む時りは、その出力はＯになっており、書込まない時に
はその出力はコなっている。そして、この記憶保護装置
は、上記した条件以外では、ＲＡＭ４にライトフラグが
送出されてないようになっているので、ＲＡＭ４には、
データバスに出ているデータが書込まれることはない。

（発明が解決しようとする問題点） しかして、前記したような従来の記憶保護装置にあって
は、ライトプロテクトスイッチ２の操作は、人間がコン
ピュータのソフトウェアの正常動作を監視しつつ手動で
行なっていたために、ライトプロテクトスイッチ２の誤
操作、コンピュータ。

のソウトウエアが正常動作しているとの誤判断、データ
書込中におけるソウトウエア異常動作に対する対処の遅
れ、ざらに、ソウトウエアの暴走による既存記憶データ
の破壊並びに誤書込等の虞れがあり、また、それらの防
止が困難であるといった数多くの問題点を有していた。

本発明は、このような従来の問題点に鑑みてなされたも
のであり、ＲＡＭ４にデータを書込ませる手順が正規で
あり、かつ、書込中の信号が出力されている場合にのみ
、ＲＡＭ４にデータを書込ませる機能を有する記憶保護
装置を提供することを目的とする。

（問題点を解決するための手段） 本発明では、上記目的を達成するために、データをマイ
クロコンピュータ内に設置されている記憶素子に廖込む
書込手順が正規であるかどうかの判断をするの込手順判
断手段と、当該データの書込み中におけるソフトウェア
の暴走を検知するソフトウェア暴走検知手段と、当該書
込手順判断手段及び当該ソフトウェア暴走検知手段の信
号により、当該データの書込状態が正常でおるか異常で
あるかの判断をする書込状態判断手段と、当該書込状態
判断手段で前記データの書込状態が正常であると判断さ
れた場合に当該記憶素子に前記データを書込むデータ書
込手段とを設けたことを特徴とする。

（作用） 本発明に係る記憶保護装置の作用を、第１図に基づいて
説明する。　　ｉ まず、書込手順判断手段９で正規の書込手順であると判
断され、かつ、ソフトウェア暴走検知手段１０によりラ
フ１〜ウエアの暴走が起きていない正規の状態でおると
判断されると、書込状態判断手段１１から信号が出力さ
れる。そして、データ書込手段１２によってマイクロコ
ンピュータ内に設置されている記・巴素子にデータが書
込まれる。

（実施例） 以下に本発明の実施例を、図面に基づいて詳細に説明す
る。

第２図には、本発明に係る記憶保護装置の回路図が示さ
れている。同図に示すように、この記・臘保護装置は、
マイクロコンピュータに入出力するデータの授受の制御
等を司るＣＰＵに、アドレスバスを介して接続されたア
ドレスデコーダ１及びＲＡＭ４と、書込手順を解読する
書込手順デコーダ９と、当該ＣＰＵから出力される書込
信号を入力し、その信号を一定時間だけ出力するりｉ〜
リガブルマルチバルブレータ１０と、書込手順デコーダ
９及びリトリガブルマルチバイブレータ１０に接続され
たリトリガブルマルチバイブレータ１１と、前記ＣＰＵ
から出力される読出し、書込み信号（Ｒ／Ｗ信号〉及び
アドレスデコーダ１の信号を伝達する信号線に接続され
た論理回路６と、論理回路６及びリトリガブルマルチバ
イブレータ１１の出力端子に接続された論理回路８と、
アドレスデコーダ１及びＲＡＭ４を接続する論理回路５
とで構成されてあり、ＲＡＭ４には論理回路８の出力端
子と、前記ＣＰＵに接続されたデータバスが接続されて
いる。

そして、このように構成された記憶保護装置は、次のよ
うに動作する。

ＲＡＭ４に格納されているデータを、変更又は新規記憶
させる場合に、まず書込手順デコーダ９により巴込手順
が予め規定された正規の手順で行なわれているかどうか
の判断かされる。この手順が正規であれば、書込手順デ
コーダ９から信号が出力される。また、前記ＣＰＵから
書込中の信号が出力されると、リトリガブルマルチバイ
ブレータ１０から信号が出力される。そして、書込手順
デコーダ９及びリドリカプルマルチバイブレータ１０か
ら共に信号が出力されると、リトリガブルマルチバイブ
レータ１１から信号が出力されなくなる。一方、この時
に、Ｒ／Ｗ信号とアドレスデコーダ１からの信号がなけ
れば、論理回路６の出力がＯになり論理回路８の入力は
共にＯになるので、その出力は○になり、ＲＡＭ４には
ライトフラグが送出されると共に、データバスを介して
送られたデータを、アドレスバスを介して送られたＲＡ
Ｍ４の指定番地内に格納することになる。尚、リトリガ
ブルマルチバイブレータ１０に送出される書込中の信号
は、予め決められた時間だけ出力されるようになってい
るので、書込中の信号が出力されている間にデータの送
出が行なわれないと、ＲＡＭ４にはデータが格納されな
いことになる。

すなわち、ＲＡＭ４にデータが書込まれる条件は、Ｒ／
Ｗ信号とアドレスデコーダ１から信号が出力されなく、
かつ、書込手順が正常で、書込中の信号が送出されてい
る時である。従って、人間がコンピュータのソフトウェ
アの正常動作を監視しつつ手動で行なう場合に比較して
、誤操作は完全に防止することができることになる。

（発明の効果） 以上の説明により明らかなように、正常な千ｐ１ｎで書
き込みを行なった時のみ、データをＲＡＭに自動的に格
納し、かつ、その書込み時間も制限したので、従来、回
避が困難であったデータ書込み過程での誤操作、データ
書込中におけるソフトウェア異常動作に対する対処の送
れ、ソウトウエアの暴走による既存記憶データの破壊及
び誤書込み等を防止することができ、ざらに、ソウトウ
エアが暴走した場合等には、データの書換えができない
ようにしたので、ＲＡＭに格納されている既存のデータ
の保持性を向上させることができるという優れた効果を
奏する。

【図面の簡単な説明】

第１図は本発明に係る記憶保護装置のブロック図、第２
図は、本発明に係る記憶保護装置の回路図、第３図は従
来の記憶保護装置の回路図で市る。 ５．６，７．８・・・論理素子。 特　許　出　願　人　日産自動車株式会社第１図 ＠２図

Claims (1)

【特許請求の範囲】
1. データをマイクロコンピュータ内に設置されている記憶
   素子に書込む書込手順が正規であるかどうかの判断をす
   る書込手順判断手段と、当該データの書込み中における
   ソフトウェアの暴走を検知するソフトウェア暴走検知手
   段と、当該書込手順判断手段及び当該ソフトウェア暴走
   検知手段の信号により、当該データの書込状態が正常で
   あるか異常であるかの判断をする書込状態判断手段と、
   当該書込状態判断手段で前記データの書込状態が正常で
   あると判断された場合に当該記憶素子に前記データを書
   込むデータ書込手段とを設けたことを特徴とする記憶保
   護装置。