JPS6267850A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6267850A JPS6267850A JP60209092A JP20909285A JPS6267850A JP S6267850 A JPS6267850 A JP S6267850A JP 60209092 A JP60209092 A JP 60209092A JP 20909285 A JP20909285 A JP 20909285A JP S6267850 A JPS6267850 A JP S6267850A
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- JP
- Japan
- Prior art keywords
- epitaxial layer
- region
- insulated gate
- gate transistor
- transistor
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、バイポーラ・トランジスタと相補型絶縁ゲー
ト・トランジスタが混載された半導体装置（半導体集積
回路）に関するものである。
ト・トランジスタが混載された半導体装置（半導体集積
回路）に関するものである。
〈従来の技術〉
第３図は従来の半導体装置の断面構造の一例を示したも
のである。
のである。
同図に於て、ｌはＰ型半導体基板であり、選択的に高濃
度Ｎ＋埋込領域２が形成されている。さらに、高抵抗率
のＮ型エピタキシャル層３が積層され、次にバイポーラ
・トランジスタのＰｍ分ｍ領域４及びＮチャンネル用Ｐ
ウェル領域５が形成される。この分離領域４とＰウェル
領域５の形成は同時に行われる場合もあるし、別々に行
われる場合もある。次に、分離されたエピタキシャル領
域内にバイポーラ・トランジスタのｒベース領域６が形
成され、同時にＰチャンネル絶縁ゲート・トランジスタ
の戸 ドレイン、ソース領域７゜８が形成され、その後
、バイポーラ・トランジスタのＮ＋エミッタ領域９、Ｎ
＋コレクタ・コンタクト領域１０及びＮチャンネル絶縁
ゲート・トランジスタの１ ドレイン、ソース領域１１
．１２が形成されている。さらに、Ｎチャンネル、Ｐチ
ャンネル絶縁ゲート・トランジスタのゲート酸化膜１３
が形成された後、電極コンタクト孔、電極が形成されて
いる。１４は酸化膜、１５はエミッタ電極、１６はベー
ス電極、１７はコレクタ電極、１８．２１はドレイン電
極、１９．２２はゲート電極、２０．２３はソース電極
である。
度Ｎ＋埋込領域２が形成されている。さらに、高抵抗率
のＮ型エピタキシャル層３が積層され、次にバイポーラ
・トランジスタのＰｍ分ｍ領域４及びＮチャンネル用Ｐ
ウェル領域５が形成される。この分離領域４とＰウェル
領域５の形成は同時に行われる場合もあるし、別々に行
われる場合もある。次に、分離されたエピタキシャル領
域内にバイポーラ・トランジスタのｒベース領域６が形
成され、同時にＰチャンネル絶縁ゲート・トランジスタ
の戸 ドレイン、ソース領域７゜８が形成され、その後
、バイポーラ・トランジスタのＮ＋エミッタ領域９、Ｎ
＋コレクタ・コンタクト領域１０及びＮチャンネル絶縁
ゲート・トランジスタの１ ドレイン、ソース領域１１
．１２が形成されている。さらに、Ｎチャンネル、Ｐチ
ャンネル絶縁ゲート・トランジスタのゲート酸化膜１３
が形成された後、電極コンタクト孔、電極が形成されて
いる。１４は酸化膜、１５はエミッタ電極、１６はベー
ス電極、１７はコレクタ電極、１８．２１はドレイン電
極、１９．２２はゲート電極、２０．２３はソース電極
である。
〈発明が解決しようとする問題点〉
しかしながら、上記のような従来の半導体装置の構造で
は、Ｐウェル領域形成の為に高温で且つ長時間の熱処理
が必要であり、これはＮ＋埋込層のエピタキシャル層へ
のはい上がりを生ぜしめ、所望のバイポーラ・トランジ
スタの耐圧を確保するためには必然的にエピタキシャル
層の厚みを厚くしなければならず、バイポーラ・トラン
ジスタの微細化、高性能化は困難であった。また、周知
のように、バイポーラ・トランジスタの高性能化のため
に絶縁物分離プロセスが採用されているが、従来の半導
体装置ではエピタキシャル層厚を数μｍ以下にするのは
困難であり、したがって、絶縁物分離プロセス導入によ
る高性能化を図ることは不可能であった。
は、Ｐウェル領域形成の為に高温で且つ長時間の熱処理
が必要であり、これはＮ＋埋込層のエピタキシャル層へ
のはい上がりを生ぜしめ、所望のバイポーラ・トランジ
スタの耐圧を確保するためには必然的にエピタキシャル
層の厚みを厚くしなければならず、バイポーラ・トラン
ジスタの微細化、高性能化は困難であった。また、周知
のように、バイポーラ・トランジスタの高性能化のため
に絶縁物分離プロセスが採用されているが、従来の半導
体装置ではエピタキシャル層厚を数μｍ以下にするのは
困難であり、したがって、絶縁物分離プロセス導入によ
る高性能化を図ることは不可能であった。
本発明は上記従来装置の問題点を解決した新規な半導体
装置を提供するものである。
装置を提供するものである。
く問題点を解決するだめの手段〉
Ｎ型（Ｐ型）エピタキシャル層を選択的に形成し、該エ
ピタキシャル層形成部分にバイポーラ・トランジスタ及
びＰチャンネル（Ｎチャンネル）絶縁ゲート・トランジ
スタを形成すると共に、上記エピタキシャル層非形成領
域のＰ型（Ｎ型）基板部分にＮチャンネル（Ｐチャンネ
ル）絶縁ゲート・トランジスタを形成する。
ピタキシャル層形成部分にバイポーラ・トランジスタ及
びＰチャンネル（Ｎチャンネル）絶縁ゲート・トランジ
スタを形成すると共に、上記エピタキシャル層非形成領
域のＰ型（Ｎ型）基板部分にＮチャンネル（Ｐチャンネ
ル）絶縁ゲート・トランジスタを形成する。
〈実施例〉
以下、実施例に基づいて本発明の詳細な説明する。
第１図（ａ）乃至（ｃ）は本発明に係る半導体装置の構
造及びその製造方法を示す断面図である。
造及びその製造方法を示す断面図である。
０第１図（ａ）
Ｐ型半導体基板３１に、Ｎ＋埋込領域３２を選択拡散に
よって形成した後、１μｍ程度のＮ型エピタキシャル層
３３を積層させる。
よって形成した後、１μｍ程度のＮ型エピタキシャル層
３３を積層させる。
Ｏ第１図（ｂ）
上記エピタキシャル層３３の一部ヲ、フォトエツチング
技術、シリコンエツチング技術（ドライ・エツチング又
はウェット・エツチング）により選択的に除去し、Ｐ型
半導体基板３１を露出させる。
技術、シリコンエツチング技術（ドライ・エツチング又
はウェット・エツチング）により選択的に除去し、Ｐ型
半導体基板３１を露出させる。
０第１図（ｃ）
高濃度Ｐ＋拡散により分離領域３４を形成する。その後
、従来と同様に、バイポーラ番トランジスタのｒベース
領域３５及びＰチャンネル絶縁ゲート・トランジスタの
Ｐ＋ドレイン。
、従来と同様に、バイポーラ番トランジスタのｒベース
領域３５及びＰチャンネル絶縁ゲート・トランジスタの
Ｐ＋ドレイン。
ソース領域３６．３７をエピタキシャル層中に形成した
後、Ｐ＋ベース領域中にＮ＋エミッタ領域３８を、また
エピタキシャル層中にＮ＋コレクタ・コンタクト領域３
９を形成し、同時に、露出したＰ型半導体基板中に、Ｎ
チャンネル絶縁ゲート・トランジスタのＮ＋ ドレイン
、ソース領域４０．４１を形成する。しかる後、従来と
同様の工程により、ゲート酸化膜４２の形成、電極コン
タクト孔形成、電極形成を行う。４３は酸化膜、４４は
エミッタ電極、４５はベース電極、４６はコレクタ電極
、４７．５０はドレイン電極、４８．５１はゲート電極
、４９．５２はソース電極である。
後、Ｐ＋ベース領域中にＮ＋エミッタ領域３８を、また
エピタキシャル層中にＮ＋コレクタ・コンタクト領域３
９を形成し、同時に、露出したＰ型半導体基板中に、Ｎ
チャンネル絶縁ゲート・トランジスタのＮ＋ ドレイン
、ソース領域４０．４１を形成する。しかる後、従来と
同様の工程により、ゲート酸化膜４２の形成、電極コン
タクト孔形成、電極形成を行う。４３は酸化膜、４４は
エミッタ電極、４５はベース電極、４６はコレクタ電極
、４７．５０はドレイン電極、４８．５１はゲート電極
、４９．５２はソース電極である。
第２図は、本発明の応用例として絶縁物分離を用いた実
施例の断面図である。
施例の断面図である。
５３が絶縁物分離領域である。
Ｐウェル形成のための高温、長時間熱処理が無くなるた
め、ｌ／１ｒｒＬ程度の薄膜エピタキシャル層の採用が
可能となり、周知の絶縁物分離をバイポーラ、相補型絶
縁ゲート・トランジスタ混載半導体装置に応用すること
が可能となる。
め、ｌ／１ｒｒＬ程度の薄膜エピタキシャル層の採用が
可能となり、周知の絶縁物分離をバイポーラ、相補型絶
縁ゲート・トランジスタ混載半導体装置に応用すること
が可能となる。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、従来の半
導体装置で問題となっていた高温、長時間のＰウェル拡
散をなくすことができ、薄膜エピタキシャル層の採用が
可能となって、バイポーラ・トランジスタの微細化、高
性能化を達成することができるものである。また、相補
型絶縁ゲート拳トランジスタに於て常に問題となるラッ
チ・アップ現象の低減も期待できるため、相補型絶縁ゲ
−ト・トランジスタの微細化も可能で、高性能半導体装
置の実現が可能となるものである。
導体装置で問題となっていた高温、長時間のＰウェル拡
散をなくすことができ、薄膜エピタキシャル層の採用が
可能となって、バイポーラ・トランジスタの微細化、高
性能化を達成することができるものである。また、相補
型絶縁ゲート拳トランジスタに於て常に問題となるラッ
チ・アップ現象の低減も期待できるため、相補型絶縁ゲ
−ト・トランジスタの微細化も可能で、高性能半導体装
置の実現が可能となるものである。
第１図（ａ）乃至（ｃ）は本発明の一実施例の構造及び
その製造方法を示す断面図、第２図は絶縁物分離を用い
た本発明の他の実施例の構造を示す断面図、第３図は従
来の半導体装置の構造を示す断面図である。 符号の説明 ３１：Ｐ型半導体基板、３２：Ｎ＋埋込領域、３３二Ｎ
型工ピタキシヤル層、３４：Ｐ型分離領域、３５：Ｐ＋
ベース領域、３６：Ｐ＋ ドレイン領域、３７：Ｐ＋ソ
ース領域、３８：Ｎ＋エミッタ領域、３９：Ｎ＋コレク
タ・コンタクト領域、４０：Ｎ＋ ドレイン領域、４１
：Ｎ＋ソース領域、４２：ゲート酸化膜、４３：酸化膜
、４４：エミッタ電極、４５：ベース電極、４６：コレ
クタ電極、４７．５０ニドレイン電極、４８，５１：ゲ
ート電極、４９，５２：ソース電極、５３：絶縁物分離
領域。 代理人 弁理士 福 士 愛 彦（他２名）３３ 、’
＃’！ Ｘどタナ５１ｐ ７層３Ｂ 、’ Ｐナイー
λＡψ１枳ｊ ５６、“ Ｐ”Ｆｂｔ（：を冷赤話配 ３７、’Ｐφ）−２層緘 Ｊθ、° Ｎ”ＩミッタｈΦたべ ３９ 、’ ＃”コレクタ・コンタクト今りに４０、“
Ｎすメジ（：１４輔（ 青 、°Ｎ 〕−ス層憾１
その製造方法を示す断面図、第２図は絶縁物分離を用い
た本発明の他の実施例の構造を示す断面図、第３図は従
来の半導体装置の構造を示す断面図である。 符号の説明 ３１：Ｐ型半導体基板、３２：Ｎ＋埋込領域、３３二Ｎ
型工ピタキシヤル層、３４：Ｐ型分離領域、３５：Ｐ＋
ベース領域、３６：Ｐ＋ ドレイン領域、３７：Ｐ＋ソ
ース領域、３８：Ｎ＋エミッタ領域、３９：Ｎ＋コレク
タ・コンタクト領域、４０：Ｎ＋ ドレイン領域、４１
：Ｎ＋ソース領域、４２：ゲート酸化膜、４３：酸化膜
、４４：エミッタ電極、４５：ベース電極、４６：コレ
クタ電極、４７．５０ニドレイン電極、４８，５１：ゲ
ート電極、４９，５２：ソース電極、５３：絶縁物分離
領域。 代理人 弁理士 福 士 愛 彦（他２名）３３ 、’
＃’！ Ｘどタナ５１ｐ ７層３Ｂ 、’ Ｐナイー
λＡψ１枳ｊ ５６、“ Ｐ”Ｆｂｔ（：を冷赤話配 ３７、’Ｐφ）−２層緘 Ｊθ、° Ｎ”ＩミッタｈΦたべ ３９ 、’ ＃”コレクタ・コンタクト今りに４０、“
Ｎすメジ（：１４輔（ 青 、°Ｎ 〕−ス層憾１
Claims (1)
- １、第１導電型半導体基板上に第２導電型半導体エピタ
キシャル層を有し、バイポーラ・トランジスタと相補型
絶縁ゲート・トランジスタとを混載する半導体装置に於
いて、上記第２導電型半導体エピタキシャル層を選択的
に形成し、該エピタキシャル層形成部分にバイポーラ・
トランジスタ及び第１導電チャンネル絶縁ゲート・トラ
ンジスタを形成すると共に、上記エピタキシャル層非形
成領域の上記基板部分に第２導電チャンネル絶縁ゲート
・トランジスタを形成する構成としたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209092A JPS6267850A (ja) | 1985-09-20 | 1985-09-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209092A JPS6267850A (ja) | 1985-09-20 | 1985-09-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6267850A true JPS6267850A (ja) | 1987-03-27 |
Family
ID=16567148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209092A Pending JPS6267850A (ja) | 1985-09-20 | 1985-09-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6267850A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296453A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | 半導体装置の製造方法 |
| WO2007144828A1 (en) * | 2006-06-14 | 2007-12-21 | Nxp B.V. | Semiconductor device and method of manufacturing such a device |
-
1985
- 1985-09-20 JP JP60209092A patent/JPS6267850A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296453A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | 半導体装置の製造方法 |
| JPH0579185B2 (ja) * | 1986-06-16 | 1993-11-01 | Nippon Electric Co | |
| WO2007144828A1 (en) * | 2006-06-14 | 2007-12-21 | Nxp B.V. | Semiconductor device and method of manufacturing such a device |
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