JPS6265291A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6265291A JPS6265291A JP60205643A JP20564385A JPS6265291A JP S6265291 A JPS6265291 A JP S6265291A JP 60205643 A JP60205643 A JP 60205643A JP 20564385 A JP20564385 A JP 20564385A JP S6265291 A JPS6265291 A JP S6265291A
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- Japan
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- differential amplifier
- inverse
- level
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔＠業上の利用分野〕
本発明はアドレス信号が変ｆヒしたときに、一対の相補
なデー４線を同電位にするための回路を有する半導体記
憶ｆ！ｌｔＫ関する。
なデー４線を同電位にするための回路を有する半導体記
憶ｆ！ｌｔＫ関する。
本発明は、アドレス信号が変化したときに一対の相補な
データ線を同電位にする回路を有する半導体記憶ｆ装置
く於て、アドレス信号が叢ｆヒし九ときにさらに一対の
相補な関係にある該第−の差動増幅器と、ｍ第二〇差動
増幅器の出力信号とを同電位にするためのＭＯ８１？Ｅ
Ｔを有することによシ、一対の相補表該第一の差動増Ｉ
ｌｌ！器の出力信号及び、該第二の差動増ｌ＠器の出力
信号とを安定的に電源電位の中間レベルにするようにし
、高速化を計ったものである。
データ線を同電位にする回路を有する半導体記憶ｆ装置
く於て、アドレス信号が叢ｆヒし九ときにさらに一対の
相補な関係にある該第−の差動増幅器と、ｍ第二〇差動
増幅器の出力信号とを同電位にするためのＭＯ８１？Ｅ
Ｔを有することによシ、一対の相補表該第一の差動増Ｉ
ｌｌ！器の出力信号及び、該第二の差動増ｌ＠器の出力
信号とを安定的に電源電位の中間レベルにするようにし
、高速化を計ったものである。
第２図は、アドレス信号が変イヒしたときに、一対の相
補なデータ線を同電位にするための回路を有する半導体
記憶装置である。第２図を用いて従来回路の構成につい
て説明する。
補なデータ線を同電位にするための回路を有する半導体
記憶装置である。第２図を用いて従来回路の構成につい
て説明する。
ＬＩＢ−ＤＢは一対の相補なデー４線で、メモリセルに
保持されているデータが出力される。このデー４線ＬＩ
Ｂ−丁１は第１の差動増幅６ＰＳＡの入力信号となる。
保持されているデータが出力される。このデー４線ＬＩ
Ｂ−丁１は第１の差動増幅６ＰＳＡの入力信号となる。
このＳｌ・８１はこの差動増幅器ＰＥＩＡの一対の相補
な出力信号線である。この５ｌ−８１に出力される信号
は、第二〇差動増幅６ＭＢｋの入力信号となる。Ｎ２・
Ｎ２は覇二〇差動増１［６Ｍ Ｓ Ａの一対の相補な出
力信号線である。
な出力信号線である。この５ｌ−８１に出力される信号
は、第二〇差動増幅６ＭＢｋの入力信号となる。Ｎ２・
Ｎ２は覇二〇差動増１［６Ｍ Ｓ Ａの一対の相補な出
力信号線である。
Ｐ Ｉ、ＰＳｌｄＰＭＯ８ＦＥＴ 、Ｎ Ｉ 〜ＮＳは
ＮＭＯ８ＦＩＣＴである。ＰｌとＮ１．ＰｌとＮ２゜Ｐ
５とＮ５はそれぞれ対を成している。ＰｌとＮ１はデー
タ線ＤＢ−丁１を同電位にするための０Ｍ０８ＦＩＴで
、ＰｌとＮ１のソース・ドレインはそれぞれのデータ線
シＢ−τ１に接続されている。ＰｌとＮ２は第一〇差動
増４６ｐｓＡの出力信号−８１・Ｔ１を同電位にする九
めの０Ｍ０８ＦＥＴで、ＰｌとＮ２のソース・ドレイン
は一対の出力信号＠Ｓ１・Ｔゴのそれぞれに接続されて
いる。Ｐ５とＮ５は第二〇差動増幅器ＭＳＡの出力信号
線Ｓ２・暮を同電位にするための０ＭＯ８ＦＥＴで、Ｐ
５と１５のソース・ドレインは一対の出力信号線Ｓ２・
丁］のそれぞれに接続されている。
ＮＭＯ８ＦＩＣＴである。ＰｌとＮ１．ＰｌとＮ２゜Ｐ
５とＮ５はそれぞれ対を成している。ＰｌとＮ１はデー
タ線ＤＢ−丁１を同電位にするための０Ｍ０８ＦＩＴで
、ＰｌとＮ１のソース・ドレインはそれぞれのデータ線
シＢ−τ１に接続されている。ＰｌとＮ２は第一〇差動
増４６ｐｓＡの出力信号−８１・Ｔ１を同電位にする九
めの０Ｍ０８ＦＥＴで、ＰｌとＮ２のソース・ドレイン
は一対の出力信号＠Ｓ１・Ｔゴのそれぞれに接続されて
いる。Ｐ５とＮ５は第二〇差動増幅器ＭＳＡの出力信号
線Ｓ２・暮を同電位にするための０ＭＯ８ＦＥＴで、Ｐ
５と１５のソース・ドレインは一対の出力信号線Ｓ２・
丁］のそれぞれに接続されている。
これら（７）ＰＭＯＳ ＦＥＴ （Ｐ Ｉ 〜Ｐ ５
）には信号下が、またＮＭＯ８ＦＥＴ（Ｎ ｌ〜ＮＳ）
には信号Ｐと相補である信号Ｐがそれぞれのゲートに入
力されている。信号Ｐ及び下は、アドレス信号が変化し
たことを検矧し、ある一定期間借＠Ｐはハイレベルに、
情４＋下はロウレペんになる信号である。
）には信号下が、またＮＭＯ８ＦＥＴ（Ｎ ｌ〜ＮＳ）
には信号Ｐと相補である信号Ｐがそれぞれのゲートに入
力されている。信号Ｐ及び下は、アドレス信号が変化し
たことを検矧し、ある一定期間借＠Ｐはハイレベルに、
情４＋下はロウレペんになる信号である。
次に第５図を用いて従来回路の動作について説明する。
第５図において鷹２図と同一名の信号は、それぞれ第２
図の同一名の信号−に出力される信号分表わす。第３図
中、Ａはアドレス信号を表わしている。
図の同一名の信号−に出力される信号分表わす。第３図
中、Ａはアドレス信号を表わしている。
アドレス信号ムが変イヒすると、この叢１ヒを慎知して
ロウレベルの信号パルスＰ及びＰと相補であるハイレベ
んの信号Ｐが発生する。この信号下はある一定期間ロウ
レペルを維持しハイレベルへと変化する。逆に信ＩＩＰ
はある一定期関ハイレベルを維持しロウレベルへと変化
する。Ｐのロウレベルの期間でＰＭＯ８ＩＦＫＴＰＩ−
Ｐ５がオン状態となり、Ｐのハイレベルの期間でＮＭＯ
ＦＥＴＮ！〜Ｎ５がオン状態となる。これＫよシある期
間一対の相補なデータ線ＤＢ・７１０日１・ｉ了。
ロウレベルの信号パルスＰ及びＰと相補であるハイレベ
んの信号Ｐが発生する。この信号下はある一定期間ロウ
レペルを維持しハイレベルへと変化する。逆に信ＩＩＰ
はある一定期関ハイレベルを維持しロウレベルへと変化
する。Ｐのロウレベルの期間でＰＭＯ８ＩＦＫＴＰＩ−
Ｐ５がオン状態となり、Ｐのハイレベルの期間でＮＭＯ
ＦＥＴＮ！〜Ｎ５がオン状態となる。これＫよシある期
間一対の相補なデータ線ＤＢ・７１０日１・ｉ了。
８２・Ｎ２は、高１１ｔ位通源電圧と低電位電源′電圧
との中間レベルで同電位となる。芋の信号がハイレベル
に、Ｐの信号がロウレベルになるに従ってＰＭＯＦＥＴ
（Ｐ ｌ 〜Ｐ ５ ）及びＮＭＯ８ＦＩｅＴ（Ｎｌ
〜Ｎ５）はオフ状態となり、データ、１ｌＩＪＢ・ＬＩ
Ｂへメモリセルに保持されているデータが出力される。
との中間レベルで同電位となる。芋の信号がハイレベル
に、Ｐの信号がロウレベルになるに従ってＰＭＯＦＥＴ
（Ｐ ｌ 〜Ｐ ５ ）及びＮＭＯ８ＦＩｅＴ（Ｎｌ
〜Ｎ５）はオフ状態となり、データ、１ｌＩＪＢ・ＬＩ
Ｂへメモリセルに保持されているデータが出力される。
これにともない、データ４１１ＩＢ−ＬＩＢを入力信号
とする差動増幅器ＰＳＡの出力信号８１・Ｓｌには増１
−された信号が出力される。さらに、差動増幅６ＰＳＡ
の出力信号を人力信号とする差動増幅６ＭＢｈは、４漬
した出力信号を信号婦８２・τ７に出力する。
とする差動増幅器ＰＳＡの出力信号８１・Ｓｌには増１
−された信号が出力される。さらに、差動増幅６ＰＳＡ
の出力信号を人力信号とする差動増幅６ＭＢｈは、４漬
した出力信号を信号婦８２・τ７に出力する。
〔発明が解決しようとする問題点及び目的〕しかしこの
ような従来の回路では次のような問題があった。
ような従来の回路では次のような問題があった。
製造上のバラツキ及び、電源電圧などの変動にともない
、差動増１１１ｉ！ｐｓＡと差動増１１１ｉｌ器ＭＳＡ
との感度に差が生じ、アクセスタイムを遅らせていた。
、差動増１１１ｉ！ｐｓＡと差動増１１１ｉｌ器ＭＳＡ
との感度に差が生じ、アクセスタイムを遅らせていた。
その様子を第４図を用いて説明する。第４図でｌＥｓ図
と同じ信号名は同一信号を表わしている。
と同じ信号名は同一信号を表わしている。
Ｐ及びＰの信号変化によ５ｐ及び１ＭＯ８ＦＥＴはオン
状態となり、一対の相補なデータ線ＬＩＢ・丁１．８＋
−丁子、８２・Ｔ７は高電位を源蓮圧と低電位電源電圧
との中間レベルで同電位となる。
状態となり、一対の相補なデータ線ＬＩＢ・丁１．８＋
−丁子、８２・Ｔ７は高電位を源蓮圧と低電位電源電圧
との中間レベルで同電位となる。
ところが製造上のバラツキなどにより、差動増幅器ＰＥ
Ａと差動増幅器ＭＳＡとの感度にバラツキが生じる。こ
のため差動増・４６ｐｓＡの出力信号８１・百ゴは低電
位成源側で同電位となり、一方、差動増ｌｐｇ器ＭＳＡ
の出力信号Ｓ２・丁７は冒１位電源１瑚で同電位となる
。
Ａと差動増幅器ＭＳＡとの感度にバラツキが生じる。こ
のため差動増・４６ｐｓＡの出力信号８１・百ゴは低電
位成源側で同電位となり、一方、差動増ｌｐｇ器ＭＳＡ
の出力信号Ｓ２・丁７は冒１位電源１瑚で同電位となる
。
差動増幅４ｐＳＡ、ＭＳＡの出力信号の同電位レベルが
、高電位１ｍ電圧の捧のレベルから大きくずれているた
め、信号の伝播遅延は大きくなる。
、高電位１ｍ電圧の捧のレベルから大きくずれているた
め、信号の伝播遅延は大きくなる。
そこで本発明は従来回路が有するこのような問題を解決
しようとするもので、その目的とするところは製造上の
バラツキ及び電源電位の変動に強い回路を提供するとこ
ろにある。
しようとするもので、その目的とするところは製造上の
バラツキ及び電源電位の変動に強い回路を提供するとこ
ろにある。
Ｃ問題を解決するための手段〕
榎数のメモリセルを有し、各々のメモリセルにデータを
書き込むためあるいはまた、該メモリセルからデータを
読み出すための一対の相補なデータ線を有し、該データ
線に出力されたデータを増幅するだめの第一の差動増＠
器を有し、該第一の差動増幅器の一対の出力信号をさら
に増幅するための第二の差動増幅器ｔ−１’Ｌ、アドレ
ス信号が変化したときにメモリセルからの一対の相補な
該データ線及び、該槍−の差＠増Ｉｌ＠器の一対の出力
信号を同′１位にするためのＭＯＳＦＥＴを有する半導
体記憶装置に於て、アドレス信号が変化したときに相補
な関係にある該第一の差動増幅器の出力信号線と、該第
二〇差動増幅器の出力信号線を同電位にするためのＭＯ
ＳＦＥＴを有することを待命とする。
書き込むためあるいはまた、該メモリセルからデータを
読み出すための一対の相補なデータ線を有し、該データ
線に出力されたデータを増幅するだめの第一の差動増＠
器を有し、該第一の差動増幅器の一対の出力信号をさら
に増幅するための第二の差動増幅器ｔ−１’Ｌ、アドレ
ス信号が変化したときにメモリセルからの一対の相補な
該データ線及び、該槍−の差＠増Ｉｌ＠器の一対の出力
信号を同′１位にするためのＭＯＳＦＥＴを有する半導
体記憶装置に於て、アドレス信号が変化したときに相補
な関係にある該第一の差動増幅器の出力信号線と、該第
二〇差動増幅器の出力信号線を同電位にするためのＭＯ
ＳＦＥＴを有することを待命とする。
差動増：４６ＰＳＡの出力信！！ｓ＋・百ゴと差動増幅
器ＭＳＡの出力信号Ｓ２・丁７との同電位レベルは互い
に逆の関係にある。つまり、差動増幅器ＰＳＡの出力信
号８１・アゴの同電位レベルが低電圧側にある場合、差
動増ｌ！ｇ４ＭＳＡの出力信号ｊ２・丁７の同電位レベ
ルは高電圧側になる。
器ＭＳＡの出力信号Ｓ２・丁７との同電位レベルは互い
に逆の関係にある。つまり、差動増幅器ＰＳＡの出力信
号８１・アゴの同電位レベルが低電圧側にある場合、差
動増ｌ！ｇ４ＭＳＡの出力信号ｊ２・丁７の同電位レベ
ルは高電圧側になる。
逆に、差＃ｂ増幅器ＰＳＡの出力信号Ｓ１・Ｔ丁の同電
位レベルが高電圧側にある場合、差動増ｌｌ！ｉ器ＭＳ
Ａの出力信号Ｓ２・■ゴの同電位レベルは低電圧側にな
る。
位レベルが高電圧側にある場合、差動増ｌｌ！ｉ器ＭＳ
Ａの出力信号Ｓ２・■ゴの同電位レベルは低電圧側にな
る。
本発明は前述のような関係にある日１・１］と８２・丁
１とをＰ及びＮＭＯ８ＦＲＴにより強制的に短絡させ、
同電位レベルを高電位電源電圧の棒の電位にするもので
ある。
１とをＰ及びＮＭＯ８ＦＲＴにより強制的に短絡させ、
同電位レベルを高電位電源電圧の棒の電位にするもので
ある。
萬１図は本発明の一実施例である。４５図と同−ｆｉ能
を有するものには同一名を付けている。
を有するものには同一名を付けている。
ＬＩＢ−ＬＩＢは一対の相補なデータ線で、メモリセル
に保持されているデータが出力される。このデータ線Ｌ
ＩＢ−ＬＩＢは第一〇差動増幅６Ｐ８Ａの入力信号とな
る６Ｂ＋・丁了はこの差動増幅器ＰＳＡの相補な出力信
号線である。この８１・Ｓｌに出力される信号は、第二
〇差動増幅器Ｍ８Ａの入力信号となる。Ｎ２・Ｎ２は第
二の差動増幅６Ｍ５Ａの出力信ＪＩＩＩ？／ａテアル。
に保持されているデータが出力される。このデータ線Ｌ
ＩＢ−ＬＩＢは第一〇差動増幅６Ｐ８Ａの入力信号とな
る６Ｂ＋・丁了はこの差動増幅器ＰＳＡの相補な出力信
号線である。この８１・Ｓｌに出力される信号は、第二
〇差動増幅器Ｍ８Ａの入力信号となる。Ｎ２・Ｎ２は第
二の差動増幅６Ｍ５Ａの出力信ＪＩＩＩ？／ａテアル。
Ｐ１〜Ｐ５はＰＭＯ８ＩＦＥＴ、Ｍｌ−Ｎ５はＮＭＯ８
ＦＩＴである。Ｐｌ及びＮ１はデータ層ＩＪＢ−τ下を
同電位にするためのＭＯＩ３ＦＫＴで、Ｐｌ及びＮ１の
ブース・ドレインはそれぞれのデータ紳ＤＢ−ｖ下に接
続されている。Ｐｌ及びＮ２は第一〇差動増幅器ＰＳＡ
の出力信号１ａ８１・Ｆを同電位にするためのＭＯＥＩ
ＦＫＴで、Ｐｌ及びＮ２のソース・ドレインは一対の出
力信号線Ｓ１・丁］のそれぞれに接続されている。ＰＳ
及びＮ５は第二〇差動増：鳴４Ｍ５Ａの出力信号Ｓ２・
ｉ］を同電位にするためのＭＯＥＩＦＫＴで、ＰＳ及び
Ｎ５のソース・ドレインは一対の出力信号機Ｓ２・丁７
のそれぞれに接続されている。Ｐ４及びＮ４は差動増幅
器ＰＥＡの一方の出力信号機］と差勧増１ＩＩＩ器Ｍ８
Ａの一方の出力信号線Ｓ２とを同電位にするためのＭＯ
８Ｆ１ｅＴである。Ｐ４及びＮ４のソース・ドレインは
それぞれの差動増幅器の一方の出力信号＠Ｔ１と８２と
に接続されている。またＰＳ及びＮ５は差動増幅器ＰＳ
Ａの他方の出力信号Ｊ＠８１と差動増＃Ａ５Ｍ ＢＡの
他方の出刃傷号−了７とを同電位にするためのＭＯ８Ｉ
ＦＥＴである。ＰＳ及びＮ５のソース・ドレインはそれ
ぞれの差動増＋１１１の出力信号ｄｓＩと１１とに接続
されている。
ＦＩＴである。Ｐｌ及びＮ１はデータ層ＩＪＢ−τ下を
同電位にするためのＭＯＩ３ＦＫＴで、Ｐｌ及びＮ１の
ブース・ドレインはそれぞれのデータ紳ＤＢ−ｖ下に接
続されている。Ｐｌ及びＮ２は第一〇差動増幅器ＰＳＡ
の出力信号１ａ８１・Ｆを同電位にするためのＭＯＥＩ
ＦＫＴで、Ｐｌ及びＮ２のソース・ドレインは一対の出
力信号線Ｓ１・丁］のそれぞれに接続されている。ＰＳ
及びＮ５は第二〇差動増：鳴４Ｍ５Ａの出力信号Ｓ２・
ｉ］を同電位にするためのＭＯＥＩＦＫＴで、ＰＳ及び
Ｎ５のソース・ドレインは一対の出力信号機Ｓ２・丁７
のそれぞれに接続されている。Ｐ４及びＮ４は差動増幅
器ＰＥＡの一方の出力信号機］と差勧増１ＩＩＩ器Ｍ８
Ａの一方の出力信号線Ｓ２とを同電位にするためのＭＯ
８Ｆ１ｅＴである。Ｐ４及びＮ４のソース・ドレインは
それぞれの差動増幅器の一方の出力信号＠Ｔ１と８２と
に接続されている。またＰＳ及びＮ５は差動増幅器ＰＳ
Ａの他方の出力信号Ｊ＠８１と差動増＃Ａ５Ｍ ＢＡの
他方の出刃傷号−了７とを同電位にするためのＭＯ８Ｉ
ＦＥＴである。ＰＳ及びＮ５のソース・ドレインはそれ
ぞれの差動増＋１１１の出力信号ｄｓＩと１１とに接続
されている。
これらのＭＯＳＦＥＴのゲートには、アドレス信号が変
ｆヒしたことを検知し、ある一定期間、２ＭＯ８に対し
てはロウレベルに、８Ｍ０８に対してはハイレベルにな
る信号下及びＰが接続されている。
ｆヒしたことを検知し、ある一定期間、２ＭＯ８に対し
てはロウレベルに、８Ｍ０８に対してはハイレベルにな
る信号下及びＰが接続されている。
次に第５図を用いて本発明の回路動作について説明する
。
。
アドレス信号Ａが変化すると、この変化を検知して偏号
パルス丁及びＰを発生する。信号下はある一足期間ロウ
レペルを維持し、ノ・イレペルへと変化する。また信号
Ｐは信号下と相補な信号で、−足期間ハイレペルを維付
した後ロウレベルへと変化する信号である。下のロウレ
ベルの期ｔＭＳテｐＭＯＢｍＦ１ｅＴ 、Ｐ Ｉ〜Ｐ５
がオン状態となり、またＰのハイレベルの期間でＮＭＯ
８ＩＦＩＴＮ Ｉ〜Ｎ５がオン状態となる。この時一対
の相補なデー４線ＤＢ−ＤＢ、８１・８１．Ｓ２帝了１
は、高電位１１譚域圧と低鑞位電圧との中間レベルで同
電位となる。
パルス丁及びＰを発生する。信号下はある一足期間ロウ
レペルを維持し、ノ・イレペルへと変化する。また信号
Ｐは信号下と相補な信号で、−足期間ハイレペルを維付
した後ロウレベルへと変化する信号である。下のロウレ
ベルの期ｔＭＳテｐＭＯＢｍＦ１ｅＴ 、Ｐ Ｉ〜Ｐ５
がオン状態となり、またＰのハイレベルの期間でＮＭＯ
８ＩＦＩＴＮ Ｉ〜Ｎ５がオン状態となる。この時一対
の相補なデー４線ＤＢ−ＤＢ、８１・８１．Ｓ２帝了１
は、高電位１１譚域圧と低鑞位電圧との中間レベルで同
電位となる。
このとき、製造上のバラツキやｔ＃Ｉｍ圧が変動し、差
動増幅器ＰＥＡとＭＳＡとの感度にバラツキが生じたと
しても、お互いに逆相の関係にある「了と８２及び８１
と丁１とをそれぞれＰＭＯ８ＦＫＴＦ４とＩ’５．ｌＪ
ＭＯ８１ＦＫＴＮＡとＮ５により同電位にしているため
、同１位しベルｔ−高を位レベルを高電位ｔ＃電圧の棒
の電位にすることができる。
動増幅器ＰＥＡとＭＳＡとの感度にバラツキが生じたと
しても、お互いに逆相の関係にある「了と８２及び８１
と丁１とをそれぞれＰＭＯ８ＦＫＴＦ４とＩ’５．ｌＪ
ＭＯ８１ＦＫＴＮＡとＮ５により同電位にしているため
、同１位しベルｔ−高を位レベルを高電位ｔ＃電圧の棒
の電位にすることができる。
Ｐの信号がハイレベルになるに従ってＰＭＯ８Ｆ Ｋ
Ｔ Ｐ ｌ〜Ｐ５はオフ状態となり、Ｐの信号がロウレ
ベルになるに従ってＮＭＯ８ＦＥＴＮ Ｉ〜Ｎ５はオフ
状帽となる。−これにより、データ線１３Ｂ −ＤＥヘ
メモリセルに保持されているデー肩が出力される。これ
にともない、デー４ 線１１ Ｂ・τ１を入力信号とす
る差動増幅器ＰＳＡの出力信号線８１・丁］に増幅され
た信号が出力される。
Ｔ Ｐ ｌ〜Ｐ５はオフ状態となり、Ｐの信号がロウレ
ベルになるに従ってＮＭＯ８ＦＥＴＮ Ｉ〜Ｎ５はオフ
状帽となる。−これにより、データ線１３Ｂ −ＤＥヘ
メモリセルに保持されているデー肩が出力される。これ
にともない、デー４ 線１１ Ｂ・τ１を入力信号とす
る差動増幅器ＰＳＡの出力信号線８１・丁］に増幅され
た信号が出力される。
さらに差動増幅器ＰＳＡの出力信号を入力信号とする差
動増幅器ＭＳＡは、増幅した出力信号を信ｑ＠８２・１
了に出力する。
動増幅器ＭＳＡは、増幅した出力信号を信ｑ＠８２・１
了に出力する。
以上述べたように本発明によれば、製造上のバラツキや
電源１圧の変動に対しても、同電位レベルが安定的に高
電位１源電圧の電の′１位とすることができる。これに
より＃運上のバラツキや電源直圧の変動に強い高速な丁
りセスタイムを実現することができるという優れた効果
を有する。
電源１圧の変動に対しても、同電位レベルが安定的に高
電位１源電圧の電の′１位とすることができる。これに
より＃運上のバラツキや電源直圧の変動に強い高速な丁
りセスタイムを実現することができるという優れた効果
を有する。
第１因は本発明の一実施例の差１糟１隔器の回路図。
第２図は従来の差動増１＠器系の回路図。
第５図は本発明の動作及び従来回路の動作を説明する丸
めのタイミングチャート。 ｗ４４図は間１となる動作状態のタイミングチャート。 ＰＩＳ−Ｐ５はＰＭＯ８ＦＫＴ Ｎ Ｉ 〜ＩＩＩ ５はＮＭＯ８ＦＲＴＰ８Ａ、ＭＳＡ
は差動増幅器 Ｓｌ・Ｔゴ、８２・丁７は差動増幅器の一対の出力信号
１ ＬＩＢ−丁１は一対のデータ線 以 上 ＤＢ ［）３ 差す遁幅鷺多＝７臼陥吸 第１ 図 第２図 第φ図
めのタイミングチャート。 ｗ４４図は間１となる動作状態のタイミングチャート。 ＰＩＳ−Ｐ５はＰＭＯ８ＦＫＴ Ｎ Ｉ 〜ＩＩＩ ５はＮＭＯ８ＦＲＴＰ８Ａ、ＭＳＡ
は差動増幅器 Ｓｌ・Ｔゴ、８２・丁７は差動増幅器の一対の出力信号
１ ＬＩＢ−丁１は一対のデータ線 以 上 ＤＢ ［）３ 差す遁幅鷺多＝７臼陥吸 第１ 図 第２図 第φ図
Claims (1)
- 複数のメモリセルを有し、各々のメモリセルにデータ
を書き込むためあるいはまた、該メモリセルからデータ
を読み出すための一対の相補なデータ線を有し、該デー
タ線に出力されたデータを増幅するための第一の差動増
幅器を有し、該第一の差動増幅器の一対の出力信号をさ
らに増幅するための第二の差動増幅器を有し、アドレス
信号が変化したときにメモリセルからの一対の相補な該
データ線及び、該第一の差動増幅器の一対の出力信号を
同電位にするためのＭＯＳＦＥＴを有する半導体記憶装
置に於て、アドレス信号が変化したときに相補な関係に
ある該第一の差動増幅器の出力信号線と、該第二の差動
増幅器の出力信号線とを同電位にするためのＭＯＳＦＥ
Ｔを有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205643A JPS6265291A (ja) | 1985-09-18 | 1985-09-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205643A JPS6265291A (ja) | 1985-09-18 | 1985-09-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265291A true JPS6265291A (ja) | 1987-03-24 |
Family
ID=16510287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60205643A Pending JPS6265291A (ja) | 1985-09-18 | 1985-09-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265291A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11701945B2 (en) | 2020-10-16 | 2023-07-18 | Volvo Car Corporation | Temperature control system for electric vehicles |
-
1985
- 1985-09-18 JP JP60205643A patent/JPS6265291A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11701945B2 (en) | 2020-10-16 | 2023-07-18 | Volvo Car Corporation | Temperature control system for electric vehicles |
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