JPS626362B2 - - Google Patents

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JPS626362B2
JPS626362B2 JP52113105A JP11310577A JPS626362B2 JP S626362 B2 JPS626362 B2 JP S626362B2 JP 52113105 A JP52113105 A JP 52113105A JP 11310577 A JP11310577 A JP 11310577A JP S626362 B2 JPS626362 B2 JP S626362B2
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JP
Japan
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transistor
transistors
composite
emitter
power
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JP52113105A
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Japanese (ja)
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JPS5446455A (en
Inventor
Masashi Shoji
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/68Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 本発明は電力増幅装置、特に一対の電力増幅器
を用いてBTL動作を行なわせる電力増幅装置に
関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a power amplification device, and particularly to a power amplification device that performs BTL operation using a pair of power amplifiers.

従来の出力トランスレス方式の直接結合電力増
幅器を一対用いてBTL(バランストトランスフ
オーマレス(BALANCED
TRANSFORMERLESS))動作を行なわせる電
力増幅装置は、第1図に示すように駆動トランジ
スタ10で増幅した後トランジスタ11および1
2よりなる複合NPNトランジスタとトランジス
タ13,14および15よりなる複合PNPトラン
ジスタからなるシングルエンデツドプツシユプル
回路1及び同じ構成の回路1′の一対の電力増幅
器をアースライン(接地端子5)に対し対称に接
続して構成されている。駆動トランジスタ10,
10′のベースは入力端子2,2′に接続されてお
り、エミツタは接地されており、コレクタは逆方
向のダイオード9,9′,8,8′,7,7′およ
び抵抗6,6′を直列に通して電源端子3,3′に
接続されると共にトランジスタ13,13′のベ
ースに接続されている。このトランジスタ13,
13′のコレクタはトランジスタ14,14′のベ
ースに接続されており、トランジスタ14,1
4′のエミツタはトランジスタ15,15′のベー
スに接続されておりトランジスタ15,15′の
エミツタは接地されており、トランジスタ13,
13′のエミツタ、14,14′のコレクタおよび
15,15′のコレクタはそれぞれ出力端子4,
4′に接続されている。又前記ダイオード7,
7′と抵抗6,6′の接続点はトランジスタ11,
11′のベースに接続されておりトランジスタ1
1,11′のエミツタはトランジスタ12,1
2′のベースに接続されており、トランジスタ1
2,12′のエミツタは出力端子4,4′に接続さ
れており、トランジスタ11,11′および1
2,12′のコレクタは電源端子3,3′に接続さ
れている。そしてトランジスタ11,11′とト
ランジスタ12,12′とで複合NPNトランジス
タを、トランジスタ13,13′、トランジスタ
14,14′およびトランジスタ15,15′とで
複合PNPトランジスタを構成しており、複合PNP
トランジスタは1ケのPNPトランジスタに置換で
きるが大電流での電流増幅率の大なるPNPトラン
ジスタを得るのが困難な場合(例えば半導体集積
回路で形成する場合)電力増幅器1,1′は第1
図に示すような構成とするのが普通となつてい
る。
BTL (Balanced
TRANSFORMERLESS)) The power amplifying device for performing the operation is as shown in FIG.
A single-ended push-pull circuit 1 consisting of a composite NPN transistor consisting of transistors 2 and a composite PNP transistor consisting of transistors 13, 14 and 15, and a pair of power amplifiers of circuit 1' having the same configuration are connected to the earth line (ground terminal 5). They are connected symmetrically. drive transistor 10,
The base of 10' is connected to the input terminals 2, 2', the emitter is grounded, and the collector is connected to the reverse diode 9, 9', 8, 8', 7, 7' and the resistor 6, 6'. are connected in series to the power supply terminals 3, 3' and to the bases of the transistors 13, 13'. This transistor 13,
The collector of transistor 13' is connected to the bases of transistors 14 and 14'.
The emitters of transistors 15 and 15' are connected to the bases of transistors 15 and 15', and the emitters of transistors 15 and 15' are grounded.
The emitter of 13', the collectors of 14 and 14', and the collectors of 15 and 15' are connected to output terminals 4 and 15, respectively.
4'. Moreover, the diode 7,
The connection point between 7' and resistors 6 and 6' is the transistor 11,
11' and is connected to the base of transistor 1.
The emitters of 1 and 11' are transistors 12 and 1.
2' and is connected to the base of transistor 1
The emitters of transistors 2, 12' are connected to output terminals 4, 4', and transistors 11, 11' and 1
Collectors 2 and 12' are connected to power supply terminals 3 and 3'. Transistors 11, 11' and transistors 12, 12' constitute a composite NPN transistor, and transistors 13, 13', transistors 14, 14', and transistors 15, 15' constitute a composite PNP transistor.
The transistor can be replaced with one PNP transistor, but if it is difficult to obtain a PNP transistor with a large current amplification factor at large currents (for example, when it is formed using a semiconductor integrated circuit), the power amplifiers 1 and 1' are the first
It is common to have a configuration as shown in the figure.

このような従来の電力増幅器を一対用いて
BTL動作を行なわせる電力増幅装置においては
入力端子2,2′に逆相同振幅の入力信号を印加
し一対の電力増幅器で増幅した後出力端子4,
4′に逆相同振幅の出力信号を得て、出力端子
4,4′間に接続された負荷抵抗RLを駆動してお
り、動作時に複合NPNトランジスタ11−1
2,11′−12′と複合PNPトランジスタ13−
14−15,13′−14′−15′は交互にオ
ン、オフを繰り返しているが、複合NPNトラン
ジスタ11−12(複合PNPトランジスタ13−
14−15)がオンしている時は複合NPNトラ
ンジスタ11′−12′(複合PNPトランジスタ1
3′−14′−15′)はオフしており前者の複合
NPNトランジスタ11−12(複合PNPトラン
ジスタ3−14−15)がオフしている時は後者
複合NPNトランジスタ11′−12′(複合PNP
トランジスタ13′−14′−15′)はオンして
いる。普通トランジスタがオフ状態からオン状態
に移行するとき、ベース駆動電流によつてエミツ
タ接合、ベース領域などに電荷が蓄積されるのに
要する時間に相当するいわゆるターン・オフ遅れ
時間を生じ、この遅れ時間を小さくするにはベー
ス電流を大にすれば(例えば定電圧駆動にする)
可成り小さくできる。しかるに第1図に示すよう
に三段直結の複合PNPトランジスタにした場合、
複合PNPトランジスタ14−15,14′−1
5′のベース駆動電流はPNPトランジスタ13,
13′のコレクタから供給されるため定電流駆動
となり、ターン・オン遅れ時間が大となる傾向が
ある。従つて一対の電力増幅器の接地に対する出
力波形を観察すると第2図のイ,イ′に示すよう
になり又負荷抵抗RLの両端間の出力波形(出力
端子4′に対する出力端子4の波形)は第2図の
ロに示すようになり複合PNPトランジスタ13−
14−15,13′−14′−15′がオフからオ
ンになる時前記ターン・オフ遅れ時間のためいわ
ゆるノツチング歪A,A′が生じる。
Using a pair of conventional power amplifiers like this
In a power amplifier that performs BTL operation, input signals of opposite phase and the same amplitude are applied to input terminals 2 and 2', and after being amplified by a pair of power amplifiers, output terminals 4 and 2' are amplified.
4' output signals of opposite phase and the same amplitude are obtained to drive the load resistor R L connected between the output terminals 4 and 4', and during operation, the composite NPN transistor 11-1
2,11'-12' and composite PNP transistor 13-
14-15, 13'-14'-15' alternately turn on and off, but composite NPN transistors 11-12 (composite PNP transistor 13-
14-15) are on, the composite NPN transistors 11'-12' (compound PNP transistor 1
3'-14'-15') is off and is a composite of the former.
When the NPN transistors 11-12 (composite PNP transistors 3-14-15) are off, the latter composite NPN transistors 11'-12' (composite PNP transistors 3-14-15) are off.
Transistors 13'-14'-15') are on. Normally, when a transistor transitions from an off state to an on state, there is a so-called turn-off delay time corresponding to the time required for charge to accumulate in the emitter junction, base region, etc. due to the base drive current, and this delay time To make it smaller, increase the base current (for example, use constant voltage drive)
It can be made quite small. However, when using a three-stage directly connected composite PNP transistor as shown in Figure 1,
Composite PNP transistor 14-15, 14'-1
5' base drive current is PNP transistor 13,
Since it is supplied from the collector of 13', it is driven by a constant current, and the turn-on delay time tends to be long. Therefore, if you observe the output waveforms of the pair of power amplifiers relative to the ground, they will be as shown in A and A' in Figure 2, and the output waveform between both ends of the load resistor R L (waveform at output terminal 4 relative to output terminal 4') The composite PNP transistor 13- is shown in Figure 2B.
When 14-15, 13'-14'-15' are turned on from off, so-called notching distortions A and A' occur due to the turn-off delay time.

本発明は上記従来の欠点に鑑み成されたもの
で、ノツチング歪を著しく低減するとともに半導
体集積回路化に好適な電力増幅装置を提供するこ
とを目的とする。
The present invention has been made in view of the above-mentioned conventional drawbacks, and it is an object of the present invention to provide a power amplifier device which significantly reduces notching distortion and is suitable for use in semiconductor integrated circuits.

以下本発明に係る電力増幅装置をその一実施例
に基き図面を参照しながら説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS A power amplification device according to the present invention will be described below based on an embodiment thereof with reference to the drawings.

上記従来の電力増幅装置における出力波形に見
られたノツチング歪は複合PNPトランジスタ14
−15,14′−15′のエミツタ−ベース接合の
もつ寄生容量への電荷の充電に要する時間だけ、
ターン・オフ遅れ時間が生ずるのが原因であるか
ら、予めトランジスタ14および15,14′お
よび15′のエミツタ−ベース接合のもつ寄生容
量へ電荷を蓄積しておけばこのターン・オン遅れ
時間を小さくできる。そこでこの発明の一対の電
力増幅器で構成される電力増幅装置は第3図に示
すように構成されるが、従来の電力増幅装置(第
1図参照)と同一箇所は同一符号を付してなり異
なるところは、PNPトランジスタ13および1
3′の各コレクタは抵抗16および16′を通して
接続されており抵抗16と16′の接続点がダイ
オード17および18を介して接地されているこ
とである。
The notching distortion observed in the output waveform of the conventional power amplifier described above is caused by the notching distortion of the composite PNP transistor 14.
-15, 14'-15' The time required to charge the parasitic capacitance of the emitter-base junction is
This is caused by a turn-off delay time, so if charge is accumulated in the parasitic capacitance of the emitter-base junctions of transistors 14, 15, 14' and 15' in advance, this turn-on delay time can be reduced. can. Therefore, a power amplification device consisting of a pair of power amplifiers of the present invention is constructed as shown in Fig. 3, but the same parts as the conventional power amplification device (see Fig. 1) are given the same reference numerals. The difference is that PNP transistors 13 and 1
3' are connected through resistors 16 and 16', and the connection point between resistors 16 and 16' is grounded through diodes 17 and 18.

上記構成の電力増幅装置は、動作時においては
従来例(第1図)と同様に複合NPNトランジス
タ11−12,11′−12′と複合PNPトランジ
スタ13−14−15,13′−14′−15′は
交互にオン・オフを繰り返し、又複合NPNトラ
ンジスタ11−12(複合PNPトランジスタ13
−14−15)がオン又はオフ状態では複合
NPNトランジスタ11′−12′(複合PNPトラ
ンジスタ13′−14′−15′)がオフ又はオン
状態にあり入力端子2,2′に印加された逆相同
振幅の入力信号は増幅されて、負荷抵抗RL両端
に逆相同振幅の出力信号として現われる。この場
合本発明では図示のようにPNPトランジスタ13
および13′の各コレクタは抵抗16および1
6′を通して接続されており抵抗16と16′の接
続点はダイオード17および18を介して接地し
ているため、今トランジスタ13がオン(トラン
ジスタ13′がオン)状態に有りトランジスタ1
3′がオフ(トランジスタ13がオフ)状態に有
つてもトランジスタ14′(トランジスタ14)
のベースにはこの時オンしているトランジスタ1
4(トランジスタ14′)のベース電圧が抵抗1
6および16′を通して印加される。この結果ト
ランジスタ14′,15′(トランジスタ14,1
5)のエミツタ−ベース接合のもつ寄生容量に予
め電荷が蓄積され、トランジスタ13′(トラン
ジスタ13)がオフ状態からオン状態にすみやか
に移行するので、この時に出力波形に生じていた
上記ノツチング歪が著しく低減される。勿論、抵
抗16と16′の接続点はダイオード17および
18を介して接地されているため複合トランジス
タ14−15,14′−15′のベース・エミツタ
相当端子間電圧よりやゝ低い電圧になつており、
トランジスタ14および15(トランジスタ1
4′および15′)が導通している時はトランジス
タ14′および15′(トランジスタ14および1
5)は導通しないし周囲温度の上昇、内部発熱な
どに対しても十分安定である。
During operation, the power amplifying device having the above configuration has composite NPN transistors 11-12, 11'-12' and composite PNP transistors 13-14-15, 13'-14'- as in the conventional example (FIG. 1). 15' repeats on and off alternately, and composite NPN transistors 11-12 (composite PNP transistor 13
-14-15) is on or off, the composite
When the NPN transistors 11'-12' (composite PNP transistors 13'-14'-15') are in the off or on state, the input signals of opposite phase and the same amplitude applied to the input terminals 2 and 2' are amplified, and the load resistance Appears at both ends of R L as output signals with opposite phases and the same amplitude. In this case, the present invention uses a PNP transistor 13 as shown in the figure.
and 13' have resistors 16 and 1
Since the connection point between resistors 16 and 16' is grounded through diodes 17 and 18, transistor 13 is currently on (transistor 13' is on), and transistor 1
Even when transistor 3' is off (transistor 13 is off), transistor 14' (transistor 14)
At the base of is transistor 1, which is on at this time.
4 (transistor 14') base voltage is resistor 1
6 and 16'. As a result, transistors 14', 15' (transistors 14, 1
5) Charge is accumulated in the parasitic capacitance of the emitter-base junction in advance, and the transistor 13' (transistor 13) quickly changes from the off state to the on state, so the above-mentioned notching distortion that occurs in the output waveform at this time is reduced. significantly reduced. Of course, since the connection point between the resistors 16 and 16' is grounded through the diodes 17 and 18, the voltage is slightly lower than the voltage between the base and emitter terminals of the composite transistors 14-15 and 14'-15'. Ori,
Transistors 14 and 15 (transistor 1
When transistors 14' and 15' (transistors 14 and 15') are conductive, transistors 14' and 15' (transistors 14 and 1
5) is sufficiently stable against conduction, rise in ambient temperature, internal heat generation, etc.

本発明の電力増幅装置は上記説明のように複合
トランジスタのターン・オン遅れ時間が改善され
る結果、音声周波数内においてはノツチング歪を
大巾に改善でき、更に出力波形のひずみ率の低減
に有効である。
As explained above, the power amplifier device of the present invention improves the turn-on delay time of the composite transistor, and as a result, notching distortion can be greatly improved within the audio frequency range, and it is also effective in reducing the distortion rate of the output waveform. It is.

又本発明の電力増幅装置は抵抗、ダイオードお
よびトランジスタで構成できるので半導体集積回
路化に最適である。
Furthermore, since the power amplifier device of the present invention can be constructed from resistors, diodes, and transistors, it is most suitable for semiconductor integrated circuit implementation.

尚第3図の実施例のダイオード17の代りに抵
抗を置換(図示せず)しても上記実施例と同様の
効果が得られることは言う迄もない。
It goes without saying that even if a resistor (not shown) is substituted for the diode 17 in the embodiment shown in FIG. 3, the same effect as in the above embodiment can be obtained.

以上説明したように本発明によれば実用的価値
大なる電力増幅装置を提供することができる。
As explained above, according to the present invention, it is possible to provide a power amplifying device with great practical value.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の電力増幅装置を示す回路接続
図、第2図は第1図の電力増幅装置の出力波形を
示す信号波形図であり、イ,イ′は電力増幅器
1,1′のものであり、ロは電力増幅器1,1′の
出力端子間のものであり、第3図は本発明に係る
電力増幅装置の一実施例を示す回路接続図であ
る。 1,1′……電力増幅器、2,2′,3,3′,
4,4′,5……端子、6,6′,16,16′…
…抵抗、7,7′,8,8′,9,9′……ダイオ
ード、10,10′……駆動トランジスタ、1
1,11′,12,12′……複合NPNトランジ
スタ、13,13′,14,14′,15,15′
……複合PNPトランジスタ、RL……負荷抵抗。
Fig. 1 is a circuit connection diagram showing a conventional power amplifier, and Fig. 2 is a signal waveform diagram showing the output waveform of the power amplifier shown in Fig. 1. A and A' are power amplifiers 1 and 1'. 3 is a circuit connection diagram showing one embodiment of the power amplifier device according to the present invention. 1, 1'...Power amplifier, 2, 2', 3, 3',
4, 4', 5... terminal, 6, 6', 16, 16'...
...Resistor, 7, 7', 8, 8', 9, 9'...Diode, 10, 10'...Drive transistor, 1
1, 11', 12, 12'...Composite NPN transistor, 13, 13', 14, 14', 15, 15'
...Composite PNP transistor, R L ...Load resistance.

Claims (1)

【特許請求の範囲】[Claims] 1 コレクタが直流電源の一端に、エミツタが出
力端子に接続された一導電型式のトランジスタ
と、コレクタが前記出力端子に、エミツタが前記
直流電源の他端に接続された前記一導電型式の第
2のトランジスタと、エミツタが前記出力端子
に、コレクタが前記第2のトランジスタのベース
に接続された他の導電型式の第3のトランジスタ
と、前記第1及び第3のトランジスタの夫々のベ
ースに入力信号が印加される第1及び第2の増幅
器を備え、前記第1の増幅器に加える入力信号は
前記第2の増幅器に加える入力信号の位相とは反
対の位相のものであり、前記第1及び第2の増幅
器の各出力信号を負荷の両端に加えて出力を取り
出す電力増幅装置において、前記第1及び第2の
増幅器のそれぞれの前記第2のトランジスタのベ
ース同士を第1及び第2の抵抗を介して接続し、
かつ前記第1の抵抗と第2の抵抗との接続点が順
方向バイアスされるダイオードを通して前記直流
電源の前記他端に接続されたことを特徴とする電
力増幅装置。
1 A transistor of one conductivity type whose collector is connected to one end of the DC power supply and an emitter connected to an output terminal, and a second transistor of the one conductivity type whose collector is connected to the output terminal and the emitter to the other end of the DC power supply a third transistor of another conductivity type, the emitter of which is connected to the output terminal and the collector of which is connected to the base of the second transistor; and an input signal to the bases of each of the first and third transistors. is applied to the first and second amplifiers, the input signal applied to the first amplifier is of a phase opposite to the phase of the input signal applied to the second amplifier, and In a power amplification device that applies each output signal of a second amplifier to both ends of a load to take out the output, the bases of the second transistors of the first and second amplifiers are connected to each other by first and second resistors. connect via
A power amplifying device characterized in that a connection point between the first resistor and the second resistor is connected to the other end of the DC power supply through a forward biased diode.
JP11310577A 1977-09-19 1977-09-19 Power amplifier Granted JPS5446455A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03104817A (en) * 1989-09-19 1991-05-01 Yamazaki Kagaku Kogyo Kk Vacuum heat treatment device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03104817A (en) * 1989-09-19 1991-05-01 Yamazaki Kagaku Kogyo Kk Vacuum heat treatment device

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