JPH0424909B2 - - Google Patents

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JPH0424909B2
JPH0424909B2 JP57111222A JP11122282A JPH0424909B2 JP H0424909 B2 JPH0424909 B2 JP H0424909B2 JP 57111222 A JP57111222 A JP 57111222A JP 11122282 A JP11122282 A JP 11122282A JP H0424909 B2 JPH0424909 B2 JP H0424909B2
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JP
Japan
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transistor
amplifier
connection point
potential
signal
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JP57111222A
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Japanese (ja)
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JPS592487A (en
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Yasuhiro Sugimoto
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00Details of television systems
    • H04N5/14Picture signal circuitry for video frequency region
    • H04N5/16Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level

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  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Picture Signal Circuits (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、映像信号とブランキング信号とが
合成された信号の黒レベルの設定を行なうリニア
クリツプ回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a linear clip circuit that sets the black level of a signal obtained by combining a video signal and a blanking signal.

〔発明の技術的背景〕[Technical background of the invention]

従来、リニアクリツプ回路は第1図に示すよう
に構成されている。すなわち、電源Vccと接地点
との間に、映像信号とブランキング信号とが合成
された信号Vioで導通制御されるトランジスタQ1
(第1の増幅器)および電流源I1が直列接続され、
上記トランジスタQ1と電流源I1との接続点と電源
Vccとの間にトランジスタQ2(第2の増幅器)が
接続され、バイアス源V1で導通設定される。そ
して、トランジスタQ1,Q2の接続点から黒レベ
ルの設定を行なつた出力Vputを得る。
Conventionally, a linear clip circuit has been constructed as shown in FIG. That is, between the power supply V cc and the ground point, there is a transistor Q 1 whose conduction is controlled by a signal V io that is a combination of a video signal and a blanking signal.
(first amplifier) and current source I 1 are connected in series,
The connection point between the above transistor Q 1 and current source I 1 and the power supply
A transistor Q 2 (second amplifier) is connected between the transistor Q 2 and V cc and is set conductive by a bias source V 1 . Then, an output V put with the black level set is obtained from the connection point between transistors Q 1 and Q 2 .

上記のような構成において、第2図a,bのタ
イミングチヤートを用いて動作を説明する。a図
は入力信号Vioの波形を示すもので、この信号は
映像信号とブランキング信号との合成波であり、
トランジスタQ1のベースに供給される。上記ト
ランジスタQ2はバイアス源V1で導通設定されて
いるので、トランジスタQ1,Q2の共通エミツタ
の電位は「R′/R+R′・I1」なる電位となる。ここ でRはトランジスタQ1の導通抵抗、R′はトラン
ジスタQ2の導通抵抗である。従つて、出力信号
Vputは、b図に示すようにa図に示した入力信号
Vioをバイアス源V1の電位でカツトした波形とな
る。
The operation of the above configuration will be explained using the timing charts shown in FIGS. 2a and 2b. Figure a shows the waveform of the input signal Vio , which is a composite wave of a video signal and a blanking signal.
Supplied to the base of transistor Q1 . Since the transistor Q 2 is set to be conductive by the bias source V 1 , the potential of the common emitter of the transistors Q 1 and Q 2 becomes "R'/R+R'·I 1 ". Here, R is the conduction resistance of the transistor Q1 , and R' is the conduction resistance of the transistor Q2 . Therefore, the output signal
V put is the input signal shown in figure a as shown in figure b.
The waveform is obtained by cutting V io at the potential of the bias source V 1 .

〔背景技術の問題点〕[Problems with background technology]

しかし、上記のような構成では、入力信号Vio
のレベルが黒レベルに近い状態の時、つまり、映
像画面が暗い時には、第2図bに破線DLで囲ん
で示すように出力信号Vputの立ち上がりが遅れる
とともに、黒レベル付近の周波数特性も悪い欠点
がある。これは、黒レベル付近ではトランジスタ
Q1,Q2が同時にアクテイブな領域に入つている
ためで、このような状態においては、トランジス
タQ1の負荷としてトランジスタQ2のエミツタ交
流抵抗が接続されていることになる。上記エミツ
タ交流抵抗r2は下式(1)で示される。
However, in the above configuration, the input signal V io
When the level of Vput is close to the black level, that is, when the video screen is dark, the rise of the output signal V put is delayed, as shown by the broken line DL in Figure 2b, and the frequency characteristics near the black level are also poor. There are drawbacks. This means that near the black level, the transistor
This is because Q 1 and Q 2 are in the active region at the same time, and in such a state, the emitter AC resistance of transistor Q 2 is connected as the load of transistor Q 1 . The above emitter AC resistance r 2 is expressed by the following formula (1).

r2=kT/qI ……(1) 上式(1)において、kはボルツマン定数、Tは絶
対温度、qは電子の単位電荷、Iはトランジスタ
Q2に流れる電流である。トランジスタQ1の出力
インピーダンスも同様に、下式(2)で示される。
r 2 = kT/qI ...(1) In the above formula (1), k is Boltzmann's constant, T is absolute temperature, q is unit charge of electron, and I is transistor
This is the current flowing through Q2 . Similarly, the output impedance of transistor Q 1 is expressed by the following equation (2).

r1=kT/q(I1−I) ……(2) 上記トランジスタQ1の出力インピーダンスr2
は、r1と比較しても決して低くないために、出力
端においてレベルの低下をきたす欠点がある。
r 1 = kT/q (I 1 - I) ...(2) Output impedance r 2 of the above transistor Q 1
is by no means low compared to r 1 , so it has the disadvantage of causing a drop in level at the output end.

〔発明の目的〕[Purpose of the invention]

この発明は上記のような事情を鑑みてなされた
もので、その目的とするところは、映像信号が黒
レベルに近い状態でも安定した出力が得られるリ
ニアクリツプ回路を提供することである。
The present invention was made in view of the above circumstances, and its purpose is to provide a linear clip circuit that can provide stable output even when the video signal is close to the black level.

〔発明の概要〕[Summary of the invention]

すなわち、この発明においては、上記第1図の
回路における黒レベル付近でのトランジスタQ1
Q2のゆるやかな導通抵抗の変化を急峻にするた
めに、出力信号Vputをバツフアアンプによりトラ
ンジスタQ1に帰還してこのトランジスタQ1の出
力インピーダンスを下げるように構成したもので
ある。
That is, in the present invention, the transistors Q 1 , near the black level in the circuit shown in FIG.
In order to sharpen the gradual change in the conduction resistance of Q2 , the output signal Vput is fed back to the transistor Q1 by a buffer amplifier to lower the output impedance of the transistor Q1 .

〔発明の実施例〕[Embodiments of the invention]

以下、この発明の一実施例について図面を参照
して説明する。第3図はその構成を示すもので、
上記第1図の回路における入力トランジスタQ1
のベース回路に、トランジスタQ3,Q4、抵抗R1
R2,R3および電流源I2から成るバツフアアンプ
を設けたものである。すなわち、電源の一方
(Vcc)と他方(接地点)との間に、トランジスタ
Q3、抵抗R1および電流源I2を接続し、上記抵抗
R1と電流源I2との接続点と電源Vccとの間に、抵
抗R2、トランジスタQ4、抵抗R3をそれぞれ直列
接続する。さらに、電源Vccと接地点間に、トラ
ンジスタQ1および電流源I1を直列接続する。上記
トランジスタQ1は抵抗R3とトランジスタQ4との
接続点Bの電位で導通制御され、トランジスタ
Q4はトランジスタQ1と電流源I1との接続点Cの
電位で導通制御される。上記接続点Bと電源Vcc
との間にトランジスタQ5を接続するとともに、
バイアス源V1で導通設定し、接続点Cと電源Vcc
との間にトランジスタQ2を接続し、トランジス
タQ5と共通の電位V1で導通設定する。そして、
接続点Cから出力信号Vputを得るようにして成
る。
An embodiment of the present invention will be described below with reference to the drawings. Figure 3 shows its configuration.
Input transistor Q 1 in the circuit shown in Figure 1 above
The base circuit includes transistors Q 3 , Q 4 , resistors R 1 ,
A buffer amplifier consisting of R 2 , R 3 and current source I 2 is provided. That is, a transistor is connected between one side of the power supply (V cc ) and the other side (ground).
Q 3 , resistor R 1 and current source I 2 are connected, and the above resistor
A resistor R 2 , a transistor Q 4 , and a resistor R 3 are each connected in series between the connection point between R 1 and current source I 2 and the power supply V cc . Furthermore, a transistor Q 1 and a current source I 1 are connected in series between the power supply V cc and the ground point. The conduction of the transistor Q1 is controlled by the potential at the connection point B between the resistor R3 and the transistor Q4 , and the transistor
The conduction of Q 4 is controlled by the potential at the connection point C between the transistor Q 1 and the current source I 1 . Connection point B above and power supply V cc
At the same time, connect transistor Q5 between
Continuity is set with bias source V 1 , and connection point C and power supply V cc
A transistor Q 2 is connected between the transistor Q 2 and the transistor Q 5 and set to be conductive at a common potential V 1 . and,
The output signal V put is obtained from the connection point C.

このような構成によれば、トランジスタQ1
出力インピーダンスr1をトランジスタQ2側の交流
抵抗r2に比べて小さく設定できる。今、バツフア
アンプの裸利得をAとすると、トランジスタQ1
側の出力インピーダンスr1′は「r1′=r1/A」と小 さくできるので、r1′は黒レベル付近の電位にお
いて、r2より充分小さく設定でき、出力信号Vput
のレベルの低下はない。
According to such a configuration, the output impedance r 1 of the transistor Q 1 can be set smaller than the AC resistance r 2 on the transistor Q 2 side. Now, if the bare gain of the buffer amplifier is A, then the transistor Q 1
Since the side output impedance r 1 ′ can be made small as “r 1 ′=r 1 /A”, r 1 ′ can be set sufficiently smaller than r 2 at a potential near the black level, and the output signal V put
There is no decrease in the level of

また、第3図の回路においては、入力される映
像信号のブランキング期間は、トランジスタQ3
のベース電位が下降するため、電流I2は抵抗R3
全て流れるので、トランジスタQ1のベースとト
ランジスタQ4のコレクタとの接続点Bの電位が
下降し、トランジスタQ4が飽和される。この時、
トランジスタQ4のベース側(接続点C)の電位
Vcは、トランジスタQ2のオン状態により、「Vc
V1−VBE」となる。そこで、飽和防止用のトラン
ジスタQ5を付加することによつて、接続点Bの
電位VBも「VB=V1−VBE」とするので、トラン
ジスタQ4は飽和状態にならない。
In addition, in the circuit shown in FIG. 3, the blanking period of the input video signal is controlled by the transistor Q 3
Since the base potential of transistor Q4 decreases, all of the current I2 flows through the resistor R3 , so the potential of the connection point B between the base of the transistor Q1 and the collector of the transistor Q4 decreases, and the transistor Q4 is saturated. At this time,
Potential on the base side (connection point C) of transistor Q4
V c is determined by the on state of transistor Q 2 as follows: “V c =
V 1 −V BE ”. Therefore, by adding the saturation prevention transistor Q5 , the potential VB at the connection point B is also set to " VB = V1 - VBE ", so that the transistor Q4 does not become saturated.

上述したように、各トランジスタが飽和状態に
ならないので、出力信号Vputの立ち上がりが遅れ
ることはない。
As described above, since each transistor does not reach a saturated state, there is no delay in the rise of the output signal Vput .

なお、上記実施例では各トランジスタQ1〜Q5
がNPN型の場合について説明したが、PNP型の
トランジスタQ1′〜Q5′で構成しても良いのはも
ちろんである。この回路を第5図に示し、具体的
な説明は省略する。但し、この場合は入力信号
Vioの極性は第2図a、第4図aのものの反転し
たものとなることに注意せねばならない。
Note that in the above embodiment, each transistor Q 1 to Q 5
Although the explanation has been made on the case where the transistors are of NPN type, it is of course possible to configure them with PNP type transistors Q 1 ′ to Q 5 ′. This circuit is shown in FIG. 5, and detailed explanation will be omitted. However, in this case, the input signal
It must be noted that the polarity of V io is the inverse of that of FIGS. 2a and 4a.

〔発明の効果〕〔Effect of the invention〕

以上説明したようにこの発明によれば、映像信
号が黒レベルに近い状態でも安定した出力が得ら
れるリニアクリツプ回路が得られる。
As explained above, according to the present invention, a linear clip circuit can be obtained that can provide stable output even when the video signal is close to the black level.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のリニアクリツプ回路を示す図、
第2図a,bはそれぞれ上記第1図の回路におけ
る入出力特性を示す波形図、第3図はこの発明の
一実施例に係るリニアクリツプ回路を示す図、第
4図a,bはそれぞれ上記第3図の回路における
入出力特性を示す波形図、第5図はこの発明の他
の実施例を示す回路図である。 Q1,Q2……トランジスタ(第1、第2の増幅
器)、V1……バイアス源、Vio……入力信号(映
像信号)、Vput……出力信号。
Figure 1 shows a conventional linear clip circuit.
2a and 2b are waveform diagrams showing the input/output characteristics of the circuit shown in FIG. 1 above, FIG. 3 is a diagram showing a linear clip circuit according to an embodiment of the present invention, and FIGS. FIG. 5 is a waveform diagram showing the input/output characteristics of the circuit shown in FIG. 3, and FIG. 5 is a circuit diagram showing another embodiment of the present invention. Q 1 , Q 2 ...transistors (first and second amplifiers), V 1 ...bias source, V io ...input signal (video signal), V put ...output signal.

Claims (1)

【特許請求の範囲】[Claims] 1 第1の増幅器と、この第1の増幅器に接続さ
れ、ブランキング期間の黒レベルの直流電位を定
めるバイアス源から基準電位が供給される第2の
増幅器と、上記第1、第2の増幅器の接続点に配
設される電流源と、上記第1、第2の増幅器の接
続点の電位と映像信号の直流再生を行なつた後ブ
ランキング波形が合成された信号とを比較して増
幅し、上記第1の増幅器に帰還するバツフアアン
プとを具備し、上記第1の増幅器の出力インピー
ダンスを下げるように構成したことを特徴とする
リニアクリツプ回路。
1 a first amplifier, a second amplifier connected to the first amplifier and supplied with a reference potential from a bias source that determines the black level DC potential during the blanking period, and the first and second amplifiers. A current source disposed at the connection point of the first and second amplifiers is compared and amplified by comparing the potential at the connection point of the first and second amplifiers with a signal in which the blanking waveform is synthesized after direct current reproduction of the video signal. and a buffer amplifier that feeds back to the first amplifier, and is configured to lower the output impedance of the first amplifier.
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JPS54158144A (en) * 1978-05-30 1979-12-13 Hitachi Denshi Ltd Black clipping circuit

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