JPS6130325Y2 - - Google Patents
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- JPS6130325Y2 JPS6130325Y2 JP14848879U JP14848879U JPS6130325Y2 JP S6130325 Y2 JPS6130325 Y2 JP S6130325Y2 JP 14848879 U JP14848879 U JP 14848879U JP 14848879 U JP14848879 U JP 14848879U JP S6130325 Y2 JPS6130325 Y2 JP S6130325Y2
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Description
【考案の詳細な説明】
本考案は、音声増幅器などにおいて、電源投入
時のシヨツクノイズを軽減するためのミユーテイ
ング回路に関する。[Detailed Description of the Invention] The present invention relates to a muting circuit for reducing shock noise when power is turned on in an audio amplifier or the like.
第１図に示す、入力端子１、出力端子７、差動
入力段トランジスタ２と３、次段増幅用トランジ
スタ４、出力トランジスタ６を有する音声増幅器
において、電源スイツチＳをt0時にオンにすると
差動段入力側トランジスタ２がバイアスされ、ト
ランジスタ２が導通すると、次段増幅用トランジ
スタ４にベース電流が流れ、トランジスタ４が導
通する。その結果トランジスタ４のコレクタにベ
ースが接続された出力トランジスタ６が導通し、
出力端子７の電圧は、第３図のように零電位から
ほぼ電源電圧Ecまで上昇する。このとき、出力
端子７にコンデンサ８を介してアースとの間に接
続されている負荷９には、第３図に示すようにシ
ヨツクノイズ電流n0が流れる。それから、差動段
帰還側のトランジスタ３のベースとアース間に接
続されたコンデンサ５が、出力電圧Ecにより抵
抗１０を通して徐々に充電され、トランジスタ３
にベース電流が流れるt1時に、トランジスタ２の
コレクタ電位が下り、結果として出力端子７の電
位は定常値Eoに降下する。このときも負荷９に
は第３図に示すシヨツクノイズ電流n1が流れる。
このように、電源投入時にシヨツクノイズ電流が
負荷の拡声器に流れ、不快な雑音を発声する。 In the audio amplifier shown in FIG. 1, which has an input terminal 1, an output terminal 7, differential input stage transistors 2 and 3, a next stage amplification transistor 4, and an output transistor 6, when the power switch S is turned on at time t 0 , When the dynamic stage input side transistor 2 is biased and the transistor 2 becomes conductive, a base current flows to the next stage amplification transistor 4, and the transistor 4 becomes conductive. As a result, the output transistor 6 whose base is connected to the collector of the transistor 4 becomes conductive.
The voltage at the output terminal 7 rises from zero potential to approximately the power supply voltage Ec, as shown in FIG. At this time, a shock noise current n0 flows through the load 9 connected between the output terminal 7 and the ground via the capacitor 8, as shown in FIG. Then, the capacitor 5 connected between the base of the transistor 3 on the feedback side of the differential stage and ground is gradually charged through the resistor 10 by the output voltage Ec, and the transistor 3
At time t1 when the base current flows, the collector potential of the transistor 2 drops, and as a result, the potential of the output terminal 7 drops to the steady-state value Eo. At this time as well, the shock noise current n1 shown in FIG. 3 flows through the load 9.
Thus, when the power is turned on, a shock noise current flows through the loudspeaker of the load, producing an unpleasant noise.
本考案の目的は、上記のような電源投入時の好
ましくないシヨツクノイズを軽減するためのミユ
ーテイング回路を提供することにある。 An object of the present invention is to provide a muting circuit for reducing the above-mentioned undesirable shock noise when power is turned on.
つぎに第２図により本考案の一実施例を説明す
る。同図において、本考案のミユーテイング回路
２０は、電源１１の出力Ａ端子とアース端子Ｂと
の間に充電抵抗１２とコンデンサ１３が直列に接
続され、この抵抗コンデンサの接続点Ｃ点はPNP
第１トランジスタ１４のベースに接続され、抵抗
１５がＡ点とトランジスタ１４のエミツタとの間
に接続され、トランジスタ１４のコレクタは、ダ
イオード１６を通してアースに接続され、さらに
PNP第１トランジスタ１４のエミツタとコレクタ
は電源１１の両端AB間に直列に接続されたNPN
第２トランジスタ１７とNPN第４トランジスタ
１９のベースにそれぞれ接続され、トランジスタ
１７とNPN第４トランジスタ１９のベースにそ
れぞれ接続され、トランジスタ１７と１９の接続
点はPNP第３トランジスタ１８のベースに接続さ
れ、トランジスタ１８のコレクタはアースに、エ
ミツタは増幅器の出力トランジスタ６のベースに
接続されている。 Next, an embodiment of the present invention will be explained with reference to FIG. In the figure, the muting circuit 20 of the present invention has a charging resistor 12 and a capacitor 13 connected in series between the output terminal A of the power supply 11 and the ground terminal B, and the connection point C of the resistor capacitor is a PNP
It is connected to the base of the first transistor 14, a resistor 15 is connected between the point A and the emitter of the transistor 14, and the collector of the transistor 14 is connected to ground through a diode 16.
The emitter and collector of the first PNP transistor 14 are NPN connected in series between both ends AB of the power supply 11.
The bases of the second transistor 17 and the fourth NPN transistor 19 are connected to the bases of the second transistor 17 and the fourth NPN transistor 19, respectively, and the connection point between the transistors 17 and 19 is connected to the base of the third PNP transistor 18. , the collector of the transistor 18 is connected to ground, and the emitter is connected to the base of the output transistor 6 of the amplifier.
このミユーテイング回路２０を付加した第２図
の回路において、t0時に電源１１のスイツチＳを
投入すると、抵抗１５を通してトランジスタ１４
のベース電流が流れ、トランジスタ１４は導通と
なる。トランジスタ１４の導通によりダイオード
１６がバイアスされて、NPN第４トランジスタ
１９が導通する。この結果NPN第２トランジス
タ１７とPNP第３トランジスタ１８が導通する。
したがつて、トランジスタ１８のエミツタの接続
されている出力トランジスタ６のベースは、トラ
ンジスタ１８によりアースされた形になる。その
後コンデンサ１３は充電抵抗１２を通る電流によ
り充電されてＣ点電圧が徐々に上昇する。この上
昇過程におけるコンデンサ１３のＣ点電圧と出力
端子７との間の電位差を考えて見ると、この間に
４個の直列ベース・エミツタ間接合が介在し、そ
れぞれ、殆んど同一のベース・エミツタ電圧ＶBE
が存在する。そして、このＶBEの方向は、出力端
子７、すなわち出力トランジスタ６のエミツタを
起点として、トランジスタ６（＋ＶBE）、トラン
ジスタ１８（−ＶBE）、トランジスタ１７（＋ＶB
Ｅ）、トランジスタ１４（−ＶBE）であるから合計
零となる。すなわち、コンデンサ１３の出力端子
Ｃ点と増幅器出力端子７の電位差は零、すなわ
ち、コンデンサ１３の出力端子Ｃ点と増幅器出力
端子７の電位差は零、すなわち、両者の間は等価
的に短絡状態にあることがわかる。 In the circuit shown in FIG. 2 to which this muting circuit 20 is added, when the switch S of the power supply 11 is turned on at time t 0 , the transistor 14 passes through the resistor 15.
A base current flows, and the transistor 14 becomes conductive. The diode 16 is biased by the conduction of the transistor 14, and the fourth NPN transistor 19 is turned on. As a result, the NPN second transistor 17 and the PNP third transistor 18 become conductive.
Therefore, the base of the output transistor 6 to which the emitter of the transistor 18 is connected is grounded by the transistor 18. Thereafter, the capacitor 13 is charged by the current passing through the charging resistor 12, and the voltage at point C gradually increases. If we consider the potential difference between the voltage at point C of the capacitor 13 and the output terminal 7 during this rising process, we can see that there are four series base-emitter junctions between them, each having almost the same base-emitter junction. Voltage V BE
exists. Then, the direction of V BE is from the output terminal 7, that is, the emitter of the output transistor 6, to transistor 6 (+V BE ), transistor 18 (-V BE ), transistor 17 (+V B
E ) and transistor 14 ( -VBE ), so the total is zero. That is, the potential difference between the output terminal C point of the capacitor 13 and the amplifier output terminal 7 is zero, that is, the potential difference between the output terminal C point of the capacitor 13 and the amplifier output terminal 7 is zero, that is, the two are equivalently short-circuited. I understand that there is something.
したがつて、電源１１のスイツチＳをt0におい
て投入後、充電抵抗１２を通る充電電流による充
電とともにコンデンサ１３の出力端子Ｃ点の電位
が徐々に上昇するとともに、同電位にある増幅器
出力端子７の電位も、第４図に示すように一致し
て徐々に上昇する。したがつて、第３図に示すよ
うなt0時のシヨツクノイズは発生せず、帰還側ト
ランジスタ３の導通時のt2時に僅かなノイズn1が
発生するに過ぎない。勿論、両者の一致間係は、
NPN第３トランジスタ１８のベース電位が上昇
してそのベース電流が零になり、トランジスタ１
８がオフ状態になつた時点で解除されて、このミ
ユーテイング回路２０が増幅器より切り離された
ときに終ることはいうまでもない。 Therefore, after the switch S of the power supply 11 is turned on at t0 , the potential at the output terminal C of the capacitor 13 gradually increases as the charging current passes through the charging resistor 12, and the potential at the output terminal C of the capacitor 13 rises at the same potential. The potential of , as shown in FIG. 4, also increases gradually. Therefore, the shock noise at time t 0 as shown in FIG. 3 is not generated, and only a slight noise n 1 is generated at time t 2 when the feedback side transistor 3 is conductive. Of course, the agreement between the two is
The base potential of the third NPN transistor 18 rises, its base current becomes zero, and the transistor 1
Needless to say, the muting circuit 20 is released when the muting circuit 8 is turned off, and ends when the muting circuit 20 is disconnected from the amplifier.
第１図は音声増幅器の電源投入時のシヨツクノ
イズ発生を説明するための増幅器の回路図、第２
図は、第１図の増幅器に本考案のミユーテイング
回路を付加した回路図、第３図は、第１図増幅器
の電源投入時の出力波形とシヨツクノイズ波形を
示す図、第４図は本考案を実施した第２図の増幅
器における電源投入時の出力波形とシヨツクノイ
ズ波形を示す図である。
６……出力トランジスタ、７……増幅器出力端
子、９……負荷、１１……電源、１２……充電用
直列抵抗、１３……充電コンデンサ、１４……
PNP第１トランジスタ、１７……NPN第２トラ
ンジスタ、１８……PNP第３トランジスタ、Ｃ…
…コンデンサ充電出力端子。
Figure 1 is an amplifier circuit diagram to explain the occurrence of shock noise when the power is turned on.
The figure is a circuit diagram of the amplifier shown in Figure 1 with the muting circuit of the present invention added, Figure 3 is a diagram showing the output waveform and shock noise waveform of the amplifier of Figure 1 when the power is turned on, and Figure 4 is the circuit diagram of the amplifier of the present invention. FIG. 3 is a diagram showing an output waveform and a shock noise waveform when the power is turned on in the amplifier of FIG. 2 in which the operation is performed. 6... Output transistor, 7... Amplifier output terminal, 9... Load, 11... Power supply, 12... Series resistor for charging, 13... Charging capacitor, 14...
PNP first transistor, 17... NPN second transistor, 18... PNP third transistor, C...
...Capacitor charging output terminal.
Claims (1)
それぞれ直流接続された出力段トランジスタと、
エミツタが前記出力段トランジスタのベースに、
コレクタが基準端子にそれぞれ直流接続された第
１のトランジスタと、前記電源端子および前記基
準端子間に直列接続された抵抗およびコンデンサ
と、ベースがこれら抵抗およびコンデンサの接続
点に、エミツタが前記電源端子にそれぞれ直流接
続された第２のトランジスタと、前記第１および
第２のトランジスタのベース間の電気通路内に設
けられたベース・エミツタ電流路を有する第３の
トランジスタであつてその数が電源投入時の過度
状態における前記出力端子の電位変化と前記抵抗
およびコンデンサの接続点の電位変化とが実質的
に同じになるように設定された第３のトランジス
タとを備え、前記過渡状態における前記出力端子
の電位変化を前記抵抗およびコンデンサの接続点
の電位変化で制御し、定常動作時に前記第１乃至
第３のトランジスタを遮断状態としたことを特徴
とする増幅回路。 An output stage transistor whose emitter is connected to the output terminal and whose collector is connected to the power supply terminal,
The emitter is at the base of the output stage transistor,
a first transistor having a collector connected to a reference terminal with direct current, a resistor and a capacitor connected in series between the power supply terminal and the reference terminal; a base connected to the connection point of these resistors and the capacitor; and an emitter connected to the power supply terminal. and a third transistor having a base-emitter current path provided in the electrical path between the bases of the first and second transistors, the number of which is connected to the DC current when the power is turned on. a third transistor configured such that a potential change at the output terminal in a transient state and a potential change at a connection point between the resistor and the capacitor are substantially the same; An amplifier circuit characterized in that a change in potential of the resistor and a capacitor are controlled by a change in potential at a connection point between the resistor and the capacitor, and the first to third transistors are cut off during steady operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14848879U JPS6130325Y2 (en) | 1979-10-26 | 1979-10-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14848879U JPS6130325Y2 (en) | 1979-10-26 | 1979-10-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5669115U JPS5669115U (en) | 1981-06-08 |
| JPS6130325Y2 true JPS6130325Y2 (en) | 1986-09-05 |
Family
ID=29379619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14848879U Expired JPS6130325Y2 (en) | 1979-10-26 | 1979-10-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130325Y2 (en) |
-
1979
- 1979-10-26 JP JP14848879U patent/JPS6130325Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5669115U (en) | 1981-06-08 |
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