JPH0231894B2 - - Google Patents
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- JPH0231894B2 JPH0231894B2 JP57165476A JP16547682A JPH0231894B2 JP H0231894 B2 JPH0231894 B2 JP H0231894B2 JP 57165476 A JP57165476 A JP 57165476A JP 16547682 A JP16547682 A JP 16547682A JP H0231894 B2 JPH0231894 B2 JP H0231894B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/13—Modifications for switching at zero crossing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1536—Zero-crossing detectors
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- Nonlinear Science (AREA)
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は交流信号を整形してデイジタル信号を
得るコンパレータに関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a comparator that shapes an alternating current signal to obtain a digital signal.
従来例の構成とその問題点
コンパレータは、2つの入力端子に印加された
電圧を比較して、その差電圧に応じて状態を変え
るデイジタル信号を得ることができるために、正
弦波状の交流信号を波形整形する回路等に広く使
用されている。波形整形回路にコンパレータを使
用する場合には、交流信号に含まれる小さな高周
波ノイズによつて、出力信号の立上りまたは立下
り時点にするどいヒゲ状のノイズパルスが発生す
る。従来、このようなノイズによる誤動作を防ぐ
ために、コンパレータの出力状態を入力に帰還し
て、入出力特性にヒステリシスを設けている。Conventional configuration and its problems A comparator can obtain a digital signal that changes state according to the difference in voltage by comparing the voltages applied to two input terminals. Widely used in waveform shaping circuits, etc. When a comparator is used in the waveform shaping circuit, small high-frequency noise contained in the alternating current signal generates whisker-like noise pulses at the rising or falling points of the output signal. Conventionally, in order to prevent malfunctions caused by such noise, the output state of the comparator is fed back to the input to provide hysteresis in the input/output characteristics.
従来のヒステリシスを有するコンパレータで
は、出力の状態を差動入力の一方に正帰還してい
るために、帰還された入力側の電圧(または電
流)がステツプ的に急激に変化し、交流信号の入
力側にもその影響が現われ、交流信号自体に歪ま
たはステツプ的な変化が現われる(入力電流のス
テツプ的な変化と信号源インピーダンスの積の電
圧変化が生じる)。そのため、交流信号を他の目
的に直接使用することが困難であつた。 In conventional comparators with hysteresis, the output state is positively fed back to one of the differential inputs, so the voltage (or current) on the fed back input side changes abruptly in steps, causing the AC signal input to change rapidly. The effect also appears on the AC signal itself, causing distortion or step-like changes in the AC signal itself (a voltage change occurs that is the product of the step-like change in input current and the signal source impedance). Therefore, it has been difficult to directly use the AC signal for other purposes.
また、速度検出用の交流信号をデイジタル信号
にして、その周期に対応する電圧を得てモータを
制御する装置に使用する場合には、交流信号の零
クロス時点を正確に検出してデイジタル信号に変
換する必要がある。交流信号に含まれるノイズ成
分によつて誤動作しないことが要求されるのは当
然であるが、さらに、できるだけ検出パルス数を
増加するために、交流信号の両方の零クロス(正
から負への零クロスと負から正への零クロス)に
正確に対応したデイジタル信号を得ることが望ま
れていた。 In addition, when converting an AC signal for speed detection into a digital signal and using it in a device that controls a motor by obtaining a voltage corresponding to the period, it is possible to accurately detect the zero-cross point of the AC signal and convert it into a digital signal. Need to convert. It is natural that noise components contained in the AC signal are required to prevent malfunctions, but in order to increase the number of detected pulses as much as possible, it is necessary to It has been desired to obtain a digital signal that accurately corresponds to the negative-to-positive zero-cross.
このような目的に対して、2個のコンパレータ
を使用する場合には、交流信号の歪による相互の
干渉をさけるために、入力側にバツフア増幅器を
それぞれ設ける必要があり、構成が非常に複雑と
なつていた。 When using two comparators for this purpose, it is necessary to install a buffer amplifier on each input side in order to avoid mutual interference due to distortion of the AC signal, resulting in a very complicated configuration. I was getting used to it.
発明の目的
本発明は、このような点を考慮して、非常に簡
単な構成にて、入力交流信号の両方の零クロス時
点を正確に検出して、デイジタル信号を得ること
のできるコンパレータを提供することを目的とし
たものである。Purpose of the Invention In consideration of the above points, the present invention provides a comparator that can accurately detect zero-cross points of both input AC signals and obtain a digital signal with a very simple configuration. It is intended to.
発明の構成
上記目的を達成するために、本発明は、第1、
第2および第3の定電流を出力する電流源手段
と、入力電圧に応じて前記第1の定電流を差動的
に分配する1組の差動トランジスタを有する差動
比較手段と、前記差動比較手段の一方の差動トラ
ンジスタの出力側に入力側を接続され、前記第2
の定電流の出力側に出力側を接続された第1のカ
レントミラー手段と、前記第1のカレントミラー
手段の出力側に入力側を接続された第1の電流増
幅手段と、前記第1の電流増幅手段の出力電流に
応じて前記第1の電流増幅手段の入力側もしくは
前記第1のカレントミラー手段の入力側に電流を
供給する第1の帰還手段と、前記第1の電流増幅
手段の出力電流に連動して変化する第1のデイジ
タル信号を得る第1の出力手段と、前記差動比較
手段の他方の差動トランジスタの出力側に入力側
を接続され、前記第3の定電流の出力側に出力側
を接続された第2のカレントミラー手段と、前記
第2のカレントミラー手段の出力側を接続された
第2の電流増幅手段と、前記第2の電流増幅手段
の出力電流に応じて前記第2の電流増幅手段の入
力側もしくは前記第2のカレントミラー手段の入
力側に電流を供給する第2の帰還手段と、前記第
2の電流増幅手段の出力電流に連動して変化する
第2のデイジタル信号を得る第2の出力手段とを
具備して構成したものである。Configuration of the Invention In order to achieve the above object, the present invention has the following features:
current source means for outputting second and third constant currents; differential comparison means having a pair of differential transistors for differentially distributing the first constant current according to an input voltage; The input side is connected to the output side of one differential transistor of the dynamic comparison means, and the second
a first current mirror means whose output side is connected to the output side of the constant current of the first current mirror means; a first current amplification means whose input side is connected to the output side of the first current mirror means; a first feedback means for supplying a current to the input side of the first current amplification means or the input side of the first current mirror means according to the output current of the current amplification means; a first output means for obtaining a first digital signal that changes in conjunction with the output current; and an input side connected to the output side of the other differential transistor of the differential comparison means; a second current mirror means whose output side is connected to the output side; a second current amplification means whose output side is connected to the output side of the second current mirror means; and an output current of the second current amplification means. a second feedback means for supplying a current to the input side of the second current amplification means or the input side of the second current mirror means in response to the change in output current of the second current amplification means; and second output means for obtaining a second digital signal.
実施例の説明
以下、本発明を図示の実施例に基づいて説明す
る。第1図は本発明の一実施例を表わす電気回路
図であり、第2図の動作説明用波形図を参照しな
がら説明する。差動比較部1は1組の差動トラン
ジスタ21,22のエミツタ抵抗23,24を有
し、電流源部2の第1の定電流源25の電流I0を
共通エミツタ電流として供給され、入力電圧viに
応じて電流I0をコレクタ側に分配する(第2図
a,b)。差動トランジスタ21のコレクタ側に
は第1のカレントミラー部3の入力側が接続さ
れ、第1のカレントミラー部3の出力側には電流
源部2の第2の定電流源26の出力側が接続され
ている。第1のカレントミラー部3の抵抗31と
32の値は2r:rとされ、トランジスタ28と2
9のエミツタ面積比は1/2r:1/r=1:2と
されており、電流利得を2倍にされている。従つ
て、電流i1がI0/2よりも小さくなると、差電流
I0−2i1が第1の電流増幅部4のトランジスタ33
のベース電流となる(一部はトランジスタ39の
ベース電流となる)。トランジスタ33の増幅電
流i3は第1の帰還部5の入力電流となる。第1の
帰還部5はトランジスタ37,38からなるカレ
ントミラーによつて構成され、i3に応動(比例)
した電流i4を第1の電流増幅部4の入力側に正帰
還している(ループ利得は1より大きい)。その
結果i1<I0/2になつた瞬間にi3およびi4がステツ
プ的に変化する(第2図c)。第1の電流増幅部
4の抵抗34とダイオード35,36は出力電流
i3の最大値を制限するために設けてある。第1の
出力部6のトランジスタ39は第1の電流増幅部
4のトランジスタ33と連動動作し、電流i5はi3
に比例している。従つて、トランジスタ41がオ
ンとなり、出力v1は零となる(第2図d)。viが
正の間は上述の状態を保ち続けている。DESCRIPTION OF EMBODIMENTS The present invention will be described below based on illustrated embodiments. FIG. 1 is an electric circuit diagram showing one embodiment of the present invention, which will be explained with reference to the waveform diagram for explaining the operation of FIG. 2. The differential comparator 1 has emitter resistors 23 and 24 of a pair of differential transistors 21 and 22, is supplied with the current I0 of the first constant current source 25 of the current source 2 as a common emitter current, and has an input The current I 0 is distributed to the collector side according to the voltage vi (Fig. 2 a, b). The input side of the first current mirror section 3 is connected to the collector side of the differential transistor 21, and the output side of the second constant current source 26 of the current source section 2 is connected to the output side of the first current mirror section 3. has been done. The values of the resistors 31 and 32 of the first current mirror section 3 are 2r:r, and the transistors 28 and 2
The emitter area ratio of No. 9 is 1/2r:1/r=1:2, and the current gain is doubled. Therefore, when current i 1 becomes smaller than I 0 /2, the difference current
I 0 −2i 1 is the transistor 33 of the first current amplifying section 4
(Part of it becomes the base current of the transistor 39). The amplified current i 3 of the transistor 33 becomes the input current of the first feedback section 5. The first feedback section 5 is composed of a current mirror consisting of transistors 37 and 38, and is responsive (proportional) to i3 .
The generated current i 4 is positively fed back to the input side of the first current amplifying section 4 (loop gain is greater than 1). As a result, at the moment i 1 <I 0 /2, i 3 and i 4 change stepwise (Fig. 2c). The resistor 34 and diodes 35 and 36 of the first current amplifying section 4 are used to control the output current.
It is provided to limit the maximum value of i 3 . The transistor 39 of the first output section 6 operates in conjunction with the transistor 33 of the first current amplification section 4, so that the current i 5 becomes i 3
is proportional to. Therefore, the transistor 41 is turned on and the output v1 becomes zero (FIG. 2d). The above state continues as long as vi is positive.
viが負にかわると、差動トランジスタ21のコ
レクタ電流i1は、i1>I0/2となる。前述の正帰
還動作によつて第1の帰還部5の出力電流i4は所
定の値に保たれているために、2i1−I0>i4となつ
た瞬間(第2図のA点)に第1の電流増幅部4の
トランジスタ33のベース電流は零となり、その
出力電流i3も零となる。i3が零となると、第1の
帰還部5の出力電流i4も零となる(正帰還動作)。
また第1の出力部6のトランジスタ39の出力電
流i5も零となり、トランジスタ41がオフとな
り、出力v1は大きくなる。以後、viの変化に伴つ
て前述の動作を繰り返している。 When vi becomes negative, the collector current i 1 of the differential transistor 21 becomes i 1 >I 0 /2. Since the output current i 4 of the first feedback section 5 is maintained at a predetermined value by the positive feedback operation described above, the moment 2i 1 −I 0 >i 4 (point A in FIG. 2) ), the base current of the transistor 33 of the first current amplifying section 4 becomes zero, and its output current i3 also becomes zero. When i 3 becomes zero, the output current i 4 of the first feedback section 5 also becomes zero (positive feedback operation).
Further, the output current i 5 of the transistor 39 of the first output section 6 also becomes zero, the transistor 41 is turned off, and the output v 1 becomes large. After that, the above operation is repeated as vi changes.
一方、差動比較部1の差動トランジスタ22の
コレクタ側には第2のカレントミラー部7の入力
側が接続され、第2のカレントミラー部7の出力
側には電流源部2の第3の定電流源27の出力側
が接続されている。第2のカレントミラー部7の
抵抗54と55の値は2r:rとされ、トランジス
タ51と52のエミツタ面積比は1/2r:1/r
=1:2とされており、電流利得を2倍にされて
いる。従つて、電流i2がI0/2よりも小さくなる
と、差電流I0−2i2が第2の電流増幅部8のトラン
ジスタ56のベース電流となる(一部はトランジ
スタ62のベース電流となる)。トランジスタ5
6の増幅電流i6は第2の帰還部9の入力電流とな
る。第2の帰還部9はトランジスタ60,61か
らなるカレントミラーによつて構成され、i6に応
動(比例)した電流i7を第2の電流増幅部8の入
力側に正帰還している(ループ利得は1より大き
い)。その結果、i2<I0/2になつた瞬間にi6およ
びi7がステツプ的に変化する(第2図e)。第2
の電流増幅部8の抵抗57とダイオード58,5
9は出力電流i6を制限するために設けてある。第
2の出力部10のトランジスタ62は第2の電流
増幅部8のトランジスタ56と連動して動作し、
電流i8はi6に比例している。従つて、トランジス
タ64がオンとなり、出力V2は零となる(第2
図f)。viが負の間は上述の状態を保ち続けてい
る。 On the other hand, the input side of the second current mirror section 7 is connected to the collector side of the differential transistor 22 of the differential comparison section 1, and the third current source section 2 of the current source section 2 is connected to the output side of the second current mirror section 7. The output side of constant current source 27 is connected. The values of the resistors 54 and 55 of the second current mirror section 7 are 2r:r, and the emitter area ratio of the transistors 51 and 52 is 1/2r:1/r.
=1:2, and the current gain is doubled. Therefore, when the current i 2 becomes smaller than I 0 /2, the difference current I 0 -2i 2 becomes the base current of the transistor 56 of the second current amplifying section 8 (a part becomes the base current of the transistor 62). ). transistor 5
The amplified current i 6 of 6 becomes the input current of the second feedback section 9. The second feedback section 9 is constituted by a current mirror consisting of transistors 60 and 61, and positively feeds back the current i 7 responsive (proportional) to i 6 to the input side of the second current amplification section 8 ( loop gain is greater than 1). As a result, i 6 and i 7 change stepwise at the moment i 2 <I 0 /2 (Fig. 2e). Second
The resistor 57 and diodes 58, 5 of the current amplifying section 8
9 is provided to limit the output current i6 . The transistor 62 of the second output section 10 operates in conjunction with the transistor 56 of the second current amplification section 8,
Current i 8 is proportional to i 6 . Therefore, the transistor 64 is turned on and the output V 2 becomes zero (second
Figure f). The above state continues as long as vi is negative.
viが正にかわると、差動トランジスタ22のコ
レクタ電流i2は、i2>I0/2となる。前述の正帰
還動作によつて第2の帰還部9の出力電流i7は所
定の値に保たれているために、2i2−I0>i7となつ
た瞬間に第2の電流増幅部8のトランジスタ56
のベース電流は零となり、i6、i7およびi8は零と
なる(正帰還動作)。従つて、第2の出力部10
のトランジスタ64がオフとなり、出力V2は大
きくなる。以後、viの変化に伴つて前述の動作を
繰り返している。 When vi becomes positive, the collector current i 2 of the differential transistor 22 becomes i 2 >I 0 /2. Since the output current i 7 of the second feedback section 9 is maintained at a predetermined value by the above - mentioned positive feedback operation, the second current amplification section 8 transistors 56
The base current of becomes zero, and i 6 , i 7 and i 8 become zero (positive feedback operation). Therefore, the second output section 10
transistor 64 is turned off, and the output V 2 increases. After that, the above operation is repeated as vi changes.
合成部11のトランジスタ70は第1の出力
V1に応動してオン・オフ動作し、トランジスタ
71は第2の出力V2に応動してオン・オフ動作
している。従つて、V1とV2が共に零になる時
(ヒステリシスの区間)において、合成部11の
出力V3は大きくなる。その結果、入力信号viの
零クロス時点より、ヒステリシスの幅に対応する
時間幅のパルス信号を得ることができる。V3の
周波数はviの周波数(V1、V2の周波数)の2倍
となつており、その周期はviの零クロス時点の間
隔に等しくなつている。 The transistor 70 of the combining section 11 is the first output
The transistor 71 is turned on and off in response to V 1 , and the transistor 71 is turned on and off in response to the second output V 2 . Therefore, when both V 1 and V 2 become zero (hysteresis section), the output V 3 of the combining section 11 becomes large. As a result, a pulse signal with a time width corresponding to the hysteresis width can be obtained from the zero-cross point of the input signal vi. The frequency of V 3 is twice the frequency of vi (the frequencies of V 1 and V 2 ), and its period is equal to the interval between zero-crossing points of vi.
第1図に示した実施例の入力電圧viと第1の出
力V1または第2の出力V2の関係は、それぞれ第
3図aまたはbに示すように極性の反対なヒステ
リシス特性を有している。すなわち、viが負の大
きな値から増加していくときには、vi=0におい
てV1が正の値(トランジスタ70のベース・エ
ミツタ電圧VBE)から零に変化し、viが正から減
少するときには、viが負の所定の値に至つた時に
V1は零から正の値(VBE)に変化する(第3図
a)。また、viが正の大きな値から減少していく
ときには、vi=0においてV2が正の値(トラン
ジスタ71のベース・エミツタ電圧VBE)から零
に変化し、viが負から増加するときには、viが正
の所定の値(VBE)に至つた時にV2は零から正の
値(VBE)に変化する(第3図b)。これにより、
交流信号viに混入した高周波ノイズ等の影響を受
けなくなる。 The relationship between the input voltage vi and the first output V 1 or the second output V 2 in the embodiment shown in FIG. 1 has hysteresis characteristics with opposite polarity as shown in FIG. 3 a or b, respectively. ing. That is, when vi increases from a large negative value, V 1 changes from a positive value (base-emitter voltage V BE of transistor 70) to zero at vi=0, and when vi decreases from positive, When vi reaches a predetermined negative value
V 1 changes from zero to a positive value (V BE ) (Figure 3a). Also, when vi decreases from a large positive value, V 2 changes from a positive value (base-emitter voltage V BE of transistor 71) to zero at vi=0, and when vi increases from a negative value, When vi reaches a predetermined positive value (V BE ), V 2 changes from zero to a positive value (V BE ) (FIG. 3b). This results in
It is no longer affected by high frequency noise mixed into the AC signal vi.
また、本実施例のコンパレータでは、第1の電
流増幅部4と第1の帰還部5によつて等価的に
V1のヒステリシスを作りだし、第2の電流増幅
部8と第2の帰還部9によつて等価的にV2のヒ
ステリシスを作り出しているために、入力信号vi
への影響および相互の信号V1、V2への影響は生
じない。 In addition, in the comparator of this embodiment, the first current amplifying section 4 and the first feedback section 5 equivalently
The input signal vi
and mutual influence on the signals V 1 and V 2 does not occur.
第4図に本発明の他の実施例を表わす電気回路
図を示す。本実施例では、第1図の実施例におけ
る差動比較部1の抵抗23,24を省略し、第1
のカレントミラー部3および第2のカレントミラ
ー部7を単に利得1のカレントミラーとし、電流
源部2の第2の定電流源26の値および第3の定
電流源27の値を第1の定電流源25の値I0の2
分の1としている。 FIG. 4 shows an electric circuit diagram representing another embodiment of the present invention. In this embodiment, the resistors 23 and 24 of the differential comparator 1 in the embodiment of FIG. 1 are omitted, and the first
The current mirror unit 3 and the second current mirror unit 7 are simply current mirrors with a gain of 1, and the values of the second constant current source 26 and the third constant current source 27 of the current source unit 2 are set to the first constant current source 26 and the third constant current source 27 of the current source unit 2. Constant current source 25 value I 0 2
It is 1/1.
また、本実施例では、第1図の実施例における
出力部6,10を簡単にして、素子数を少なくし
ている。すなわち、第1の帰還部5のカレントミ
ラーのエミツタ側をトランジスタ41のベースに
接続し、電流(i3+i4)によつてトランジスタ4
1をオン・オフ動作させている。また、第2の帰
還部9のカレントミラーのエミツタ側をトランジ
スタ64のベースに接続し、電流(i6+i7)によ
つてトランジスタ64をオン・オフ動作させてい
る。 Furthermore, in this embodiment, the output sections 6 and 10 in the embodiment of FIG. 1 are simplified to reduce the number of elements. That is, the emitter side of the current mirror of the first feedback section 5 is connected to the base of the transistor 41, and the transistor 4 is connected by the current (i 3 +i 4 ).
1 is turned on and off. Further, the emitter side of the current mirror of the second feedback section 9 is connected to the base of the transistor 64, and the transistor 64 is turned on and off by the current (i 6 +i 7 ).
さらに、第1の帰還部5のトランジスタ38の
エミツタ則に抵抗101を接続し、i4の最大値を
小さくしている。すなわち、エミツタ抵抗101
の値をR101とすると電流i3とi4は
(kT/q)ln(i3/i4)=R101・i4 ……(1)
ここに、k;ボルツマン定数、q;電子の電荷
量、T;絶対温度である。その特性は第5図に示
すように飽和特性を有し、i3が小さい時にはi4と
i3は比例または略比例し、i3が大きくなるとi4は
所定の値または略所定の値に近づいていく。 Further, a resistor 101 is connected to the emitter of the transistor 38 of the first feedback section 5 to reduce the maximum value of i 4 . That is, the emitter resistor 101
If the value of is R 101 , the currents i 3 and i 4 are (kT/q)ln(i 3 /i 4 )=R 101・i 4 ...(1) where k: Boltzmann's constant, q: electron's Amount of electric charge, T: Absolute temperature. Its characteristics have saturation characteristics as shown in Figure 5, and when i 3 is small, i 4 and
i 3 is proportional or approximately proportional, and as i 3 increases, i 4 approaches a predetermined value or approximately a predetermined value.
このように、第1の帰還部5に飽和特性を設け
るならば、第1の電流増幅部4の出力電流i3の制
限値(抵抗34、ダイオード35,36による)
のバラツキに対して、i4の値はほとんど変化しな
い(第5図)。その結果、入力信号viに換算した
V1のヒステリシス幅のバラツキも小さくなる。
また、第2の帰還部9のトランジスタ61のエミ
ツタ側にも抵抗102が接続され、i6とi7の関係
に飽和特性を設けることにより、V2のヒステリ
シス幅のバラツキも小さくしている。 In this way, if the first feedback section 5 is provided with saturation characteristics, the limit value of the output current i 3 of the first current amplification section 4 (depending on the resistor 34 and the diodes 35 and 36)
Despite the variation in , the value of i 4 hardly changes (Figure 5). As a result, the input signal vi was converted to
The variation in the hysteresis width of V 1 is also reduced.
Further, a resistor 102 is also connected to the emitter side of the transistor 61 of the second feedback section 9, and by providing a saturation characteristic in the relationship between i 6 and i 7 , variations in the hysteresis width of V 2 are also reduced.
その他の部分の構成および全体の動作は、第1
図の実施例と同様であり説明を省略する。 The configuration of other parts and the overall operation are as follows:
This is the same as the embodiment shown in the figure, and the explanation will be omitted.
第6図に本発明のさらに他の実施例を表わす電
気回路図を示す。本実施例では、第4図の実施例
における第1の帰還部5のトランジスタ37と第
1の出力部6のトランジスタ41を1個のトラン
ジスタ103でおきかえたものである。すなわ
ち、第1の帰還部5では電流i3によつてi4とi9を
作り出している。その関係は、ほぼ
(kT/q)ln(i3+i9/i4)=R101・i4 ……(2)
となる。また、第2の帰還部9のトランジスタ6
0と第2の出力部10のトランジスタ64も1個
のトランジスタ104におきかえられている。 FIG. 6 shows an electric circuit diagram representing still another embodiment of the present invention. In this embodiment, the transistor 37 of the first feedback section 5 and the transistor 41 of the first output section 6 in the embodiment of FIG. 4 are replaced with one transistor 103. That is, in the first feedback section 5, current i 3 produces i 4 and i 9 . The relationship is approximately (kT/q)ln(i 3 +i 9 /i 4 )=R 101・i 4 ...(2). Also, the transistor 6 of the second feedback section 9
0 and the transistor 64 of the second output section 10 are also replaced with one transistor 104.
前述の各実施例では、電流増幅部4および8を
エミツタ接地されたトランジスタによつて構成し
たが、本発明はそのような場合に限らず、他の各
種の構成が可能である。第7図に、本発明のさら
に他の実施例の電気回路図を示す。本実施例で
は、第1の電流増幅部4をトランジスタ111,
112からなるカレントミラー回路にて構成し、
その出力電流i3を第1の帰還部5のトランジスタ
115にて増幅して電流i4を出力し、第1の電流
増幅部4の入力側に正帰還している。第1の帰還
部5の出力電流i4の最大値は抵抗116、ダイオ
ード113およびトランジスタ114によつて制
限されている。また、第1の電流増幅部4の出力
電流i3はトランジスタ114のベース電流とな
り、出力V1をデイジタル的に変化させる。さら
に、第2の電流増幅部8および第2の帰還部9の
構成も同様になつている。 In each of the above-described embodiments, the current amplifying sections 4 and 8 are configured by transistors whose emitters are grounded, but the present invention is not limited to such a case, and various other configurations are possible. FIG. 7 shows an electrical circuit diagram of still another embodiment of the present invention. In this embodiment, the first current amplification section 4 is replaced by a transistor 111,
Consisting of a current mirror circuit consisting of 112,
The output current i 3 is amplified by the transistor 115 of the first feedback section 5 to output a current i 4 , which is positively fed back to the input side of the first current amplification section 4 . The maximum value of the output current i 4 of the first feedback section 5 is limited by the resistor 116, the diode 113 and the transistor 114. Further, the output current i 3 of the first current amplifying section 4 becomes the base current of the transistor 114, and changes the output V 1 digitally. Further, the configurations of the second current amplifying section 8 and the second feedback section 9 are also similar.
第8図に本発明のさらに他の実施例を表わす電
気回路図を示す。本実施例では、第6図の実施例
の第1の帰還部5にトランジスタ151と152
からなるカレントミラーを追加し、その出力電流
i4を第1のカレントミラー部3の入力側に帰還さ
せ、第1の電流増幅部4と第1の帰還部5と第1
のカレントミラー部3によつて正帰還ループを構
成し、等価的なヒステリシスを設けたものであ
る。また、第2の帰還部9もトランジスタ153
と154からなるカレントミラーを追加され、そ
の出力電流i7を第2のカレントミラー部7の入力
側に帰還することにより、第2の電流増幅部8と
第2の帰還部9と第2のカレントミラー部7によ
つて正帰還ループを構成し、等価的にヒステリシ
スを設けている。 FIG. 8 shows an electric circuit diagram representing still another embodiment of the present invention. In this embodiment, transistors 151 and 152 are provided in the first feedback section 5 of the embodiment shown in FIG.
Add a current mirror consisting of and its output current
i 4 is fed back to the input side of the first current mirror section 3, and the first current amplifying section 4, the first feedback section 5, and the first
A positive feedback loop is formed by the current mirror section 3, and equivalent hysteresis is provided. Further, the second feedback section 9 also includes the transistor 153.
By adding a current mirror consisting of A positive feedback loop is formed by the current mirror section 7, and hysteresis is equivalently provided.
本実施例のコンパレータの動作は、第6図の実
施例と同様であり、その入力電圧viに対する第1
の出力V1および第2の出力V2の特性は、第3図
aおよびbに示したようなヒステリシス特性を有
している。 The operation of the comparator in this embodiment is similar to that in the embodiment shown in FIG.
The characteristics of the output V 1 and the second output V 2 have hysteresis characteristics as shown in FIGS. 3a and 3b.
なお、前述の実施例の各部の構成は周知の各種
のものが利用可能である。さらに、第1と第2の
電流増幅部、第1と第2の帰還部、第1と第2の
出力部の構成は必らずしも同一である必要はな
い。また、本発明のコンパレータを単一のシリコ
ンチツプ上に集積回路化することは極めて容易で
ある。 Note that various well-known configurations can be used for the configurations of each part of the above-described embodiments. Furthermore, the configurations of the first and second current amplification sections, the first and second feedback sections, and the first and second output sections do not necessarily have to be the same. Furthermore, it is extremely easy to integrate the comparator of the present invention on a single silicon chip.
発明の効果
以上の説明にて理解されるように、本発明のコ
ンパレータは、簡単な構成ながらも、入力交流信
号の両方の零クロス時点を正確に検出してデイジ
タル信号を得るコンパレータを実現したものであ
る。従つて、本発明にもとづいて、速度検出用の
交流信号を波形整形する回路を構成するならば、
パルス数の多い正確な速度情報を得ることができ
る。Effects of the Invention As understood from the above explanation, the comparator of the present invention realizes a comparator that accurately detects the zero-cross points of both input AC signals and obtains a digital signal, although it has a simple configuration. It is. Therefore, if a circuit for waveform shaping an AC signal for speed detection is constructed based on the present invention,
Accurate speed information with a large number of pulses can be obtained.
第1図は本発明の一実施例を表わす電気回路
図、第2図a〜gは動作説明のための波形図、第
3図a,bはヒステリシス特性を表わす入出力特
性図、第4図は本発明の他の実施例を表わす電気
回路図、第5図は第4図の第1の帰還部の特性を
表わす図、第6図、第7図および第8図はそれぞ
れ本発明のさらに他の実施例を表わす電気回路図
である。
1……差動比較部、2……電流源部、3……第
1のカレントミラー手段、4……第1の電流増幅
部、5……第1の帰還部、6……第1の出力部、
7……第2のカレントミラー部、8……第2の電
流増幅部、9……第2の帰還部、10……第2の
出力部、11……合成部。
FIG. 1 is an electric circuit diagram showing an embodiment of the present invention, FIGS. 2 a to g are waveform diagrams for explaining operation, FIGS. 3 a and b are input/output characteristic diagrams showing hysteresis characteristics, and FIG. 4 is an electric circuit diagram showing another embodiment of the present invention, FIG. 5 is a diagram showing the characteristics of the first feedback section in FIG. 4, and FIGS. FIG. 6 is an electrical circuit diagram showing another embodiment. DESCRIPTION OF SYMBOLS 1...Differential comparison section, 2...Current source section, 3...First current mirror means, 4...First current amplification section, 5...First feedback section, 6...First current mirror means output section,
7...Second current mirror section, 8...Second current amplification section, 9...Second feedback section, 10...Second output section, 11...Composition section.
Claims (1)
流源手段と、入力電圧に応じて前記第1の定電流
を差動的に分配する1組の差動トランジスタを有
する差動比較手段と、前記差動比較手段の一方の
差動トランジスタの出力側に入力側を接続され、
前記第2の定電流の出力側に出力側を接続された
第1のカレントミラー手段と、前記第1のカレン
トミラー手段の出力側に入力側を接続された第1
の電流増幅手段と、前記第1の電流増幅手段の出
力電流に応じて前記第1の電流増幅手段の入力側
もしくは前記第1のカレントミラー手段の入力側
に電流を供給する第1の帰還手段と、前記第1の
電流増幅手段の出力電流に連動して変化する第1
のデイジタル信号を得る第1の出力手段と、前記
差動比較手段の他方の差動トランジスタの出力側
に入力側を接続され、前記第3の定電流の出力側
に出力側を接続された第2のカレントミラー手段
と、前記第2のカレントミラー手段の出力側に入
力側を接続された第2の電流増幅手段と、前記第
2の電流増幅手段の出力電流に応じて前記第2の
電流増幅手段の入力側もしくは前記第2のカレン
トミラー手段の入力側に電流を供給する第2の帰
還手段と、前記第2の電流増幅手段の出力電流に
連動して変化する第2のデイジタル信号を得る第
2の出力手段とを具備するコンパレータ。 2 第1の出力手段の第1のデイジタル信号と第
2の出力手段の第2のデイジタル信号から2倍の
周波数の第3のデイジタル信号を合成する合成手
段を具備した特許請求の範囲第1項記載のコンパ
レータ。 3 第1または第2の帰還手段は、入力電流と出
力電流の関係が飽和特性を有し、出力電流の最大
値が制限されていることを特徴とする特許請求の
範囲第1項および第2項記載のコンパレータ。[Claims] 1. Current source means that outputs first, second, and third constant currents, and a set of differential transistors that differentially distributes the first constant current according to input voltage. a differential comparison means having an input side connected to the output side of one of the differential transistors of the differential comparison means,
a first current mirror means whose output side is connected to the output side of the second constant current; and a first current mirror means whose input side is connected to the output side of the first current mirror means.
and a first feedback means for supplying a current to the input side of the first current amplification means or the input side of the first current mirror means according to the output current of the first current amplification means. and a first current that changes in conjunction with the output current of the first current amplification means.
a first output means for obtaining a digital signal; and a first output means whose input side is connected to the output side of the other differential transistor of the differential comparison means, and whose output side is connected to the output side of the third constant current. a second current amplifying means whose input side is connected to the output side of the second current mirror means; and a second current amplifying means having an input side connected to the output side of the second current mirror means; a second feedback means for supplying a current to the input side of the amplification means or the input side of the second current mirror means; and a second digital signal that changes in conjunction with the output current of the second current amplification means. and a second output means for obtaining. 2. Claim 1, comprising a synthesizing means for synthesizing a third digital signal of twice the frequency from the first digital signal of the first output means and the second digital signal of the second output means. Comparator listed. 3. Claims 1 and 2, characterized in that the first or second feedback means has a saturation characteristic in the relationship between the input current and the output current, and the maximum value of the output current is limited. Comparator described in section.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57165476A JPS5954319A (en) | 1982-09-22 | 1982-09-22 | Comparator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57165476A JPS5954319A (en) | 1982-09-22 | 1982-09-22 | Comparator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5954319A JPS5954319A (en) | 1984-03-29 |
JPH0231894B2 true JPH0231894B2 (en) | 1990-07-17 |
Family
ID=15813126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57165476A Granted JPS5954319A (en) | 1982-09-22 | 1982-09-22 | Comparator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5954319A (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0695631B2 (en) * | 1985-03-28 | 1994-11-24 | 株式会社東芝 | Voltage comparison circuit with hysteresis |
JP2859751B2 (en) * | 1991-04-05 | 1999-02-24 | 松下電器産業株式会社 | comparator |
EP0590303B1 (en) * | 1992-09-30 | 1996-11-13 | Siemens Aktiengesellschaft | Integrable zero-point detector |
US10381822B2 (en) | 2016-12-12 | 2019-08-13 | Google Llc | Oring control using low voltage device for high voltage DC rack |
-
1982
- 1982-09-22 JP JP57165476A patent/JPS5954319A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5954319A (en) | 1984-03-29 |
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