JPS6262637A - 異速度多重回路 - Google Patents
異速度多重回路Info
- Publication number
- JPS6262637A JPS6262637A JP60201656A JP20165685A JPS6262637A JP S6262637 A JPS6262637 A JP S6262637A JP 60201656 A JP60201656 A JP 60201656A JP 20165685 A JP20165685 A JP 20165685A JP S6262637 A JPS6262637 A JP S6262637A
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- JP
- Japan
- Prior art keywords
- circuit
- terminal
- speed
- signal
- multiplexing
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は異なる信号速度を有する複数の入力信号を多重
化する異速度多重回路に関し、特に、整数倍の信号速度
系列を有する場合の多重回路に関する― 〔従来の技術〕 従来、この種の異速度多重回路として第４図に示す構成
のものがある。第４図は最小速度ＮＫｔｌ／Ｓの入力信
号とこれの２倍の速度２ＮＫｂ／ｓの入力信号とを自由
に収容する多重回路の一例である。
化する異速度多重回路に関し、特に、整数倍の信号速度
系列を有する場合の多重回路に関する― 〔従来の技術〕 従来、この種の異速度多重回路として第４図に示す構成
のものがある。第４図は最小速度ＮＫｔｌ／Ｓの入力信
号とこれの２倍の速度２ＮＫｂ／ｓの入力信号とを自由
に収容する多重回路の一例である。
図において、１はＮＫｂ／ｓ用のインクフェースパネル
、２は２ＮＫｂ／ｓ用のインタフェースパネルであり、
この場合の最大速度は最小速度の２倍であることから２
パネル実装分を１つのブロックとして扱っている。この
ブロック内の１番目の実装位置には２つの信号受口ａ、
ｂを用意し、この内の２番目の信号受口すは、同一ブロ
ック内の２番目の実装位置の信号受口Ｃと接続されて多
重化手段４に入力される。ＮＫｂ／ｓ用インタフィンタ
フエースパネル１の実装位置の信号受口ａおよび２番目
の実装位置の信号受口Ｃに対応する位置に出力し、２Ｎ
Ｋｂ／ｓ用インタフエースパネルは２つの信号受ロａ、
ｂ両方に対応する位置に同一信号を出力する。また、こ
の場合、２ＮＫｂ／ｓ用インタフエースパネル２は各ブ
ロックの先頭位置に実装される。
、２は２ＮＫｂ／ｓ用のインタフェースパネルであり、
この場合の最大速度は最小速度の２倍であることから２
パネル実装分を１つのブロックとして扱っている。この
ブロック内の１番目の実装位置には２つの信号受口ａ、
ｂを用意し、この内の２番目の信号受口すは、同一ブロ
ック内の２番目の実装位置の信号受口Ｃと接続されて多
重化手段４に入力される。ＮＫｂ／ｓ用インタフィンタ
フエースパネル１の実装位置の信号受口ａおよび２番目
の実装位置の信号受口Ｃに対応する位置に出力し、２Ｎ
Ｋｂ／ｓ用インタフエースパネルは２つの信号受ロａ、
ｂ両方に対応する位置に同一信号を出力する。また、こ
の場合、２ＮＫｂ／ｓ用インタフエースパネル２は各ブ
ロックの先頭位置に実装される。
この結果、多重化手段４は全ての信号速度が見掛は上Ｎ
Ｋｂ／ｓとなり、入力端子Ｏがら順に信号を選択するこ
とにより多重化が可能となる（第４図の信号Ａ−Ｆ）。
Ｋｂ／ｓとなり、入力端子Ｏがら順に信号を選択するこ
とにより多重化が可能となる（第４図の信号Ａ−Ｆ）。
第４図は信号速度がＮ、２ＮＫｂ／ｓの場合であるが、
信号速度がＮ、２Ｎ、３Ｎ、 ・・・Ｋｂ／ｓ （Ｄ場
合も同様の配線手段により実現できる。
信号速度がＮ、２Ｎ、３Ｎ、 ・・・Ｋｂ／ｓ （Ｄ場
合も同様の配線手段により実現できる。
上述した従来の異速度多重回路は、例えば第４図を例に
とれば、入力信号が全て２ＮＫｂ／ｓとしたとき、この
インタフェースパネル２は各ブロックの１番目にのみ実
装される（２番目の実装位置は全て空）ので、実装効率
が劣下するという問題がある。
とれば、入力信号が全て２ＮＫｂ／ｓとしたとき、この
インタフェースパネル２は各ブロックの１番目にのみ実
装される（２番目の実装位置は全て空）ので、実装効率
が劣下するという問題がある。
本発明の目的は、上記の問題点を解決する異速度多重回
路を提供することにある。
路を提供することにある。
本発明は、所定速度の入力信号及び前記所定速度の整数
倍の速度を有する入力信号を複数収容し、各収容速度別
に用意された複数のインタフェースパネルからの入力信
号を多重化する異速度多重回路において、前記複数のイ
ンタフェースパネルからの速度情報を入力し選択する手
段と、この手段の速度情報により次の速度情報を選択す
るための切替タイミングパルスを与えるパルス発生手段
と、このパルス発生手段の出力から入力信号の多重化位
置を与える位置情報を出力する手段と、前記切替タイミ
ングパルスを基に入力信号を順次多重化する手段とを備
えることを特徴としている。
倍の速度を有する入力信号を複数収容し、各収容速度別
に用意された複数のインタフェースパネルからの入力信
号を多重化する異速度多重回路において、前記複数のイ
ンタフェースパネルからの速度情報を入力し選択する手
段と、この手段の速度情報により次の速度情報を選択す
るための切替タイミングパルスを与えるパルス発生手段
と、このパルス発生手段の出力から入力信号の多重化位
置を与える位置情報を出力する手段と、前記切替タイミ
ングパルスを基に入力信号を順次多重化する手段とを備
えることを特徴としている。
次に本発明の実施例について図面を参照して説明する。
まず第３図に本発明の実施例における多重化イメージを
示す。１，２．３は各々ＮＫｂ／ｓ、２ＮＫｂ／ Ｓ
、 ３ ＮＫｂ／ ｓ用のインタフェースパネルであ
り、これらのインタフェースパネルは、ＮＫｂ／ｓ用、
３ＮＫｂ／ｓ用、ＮＫｂ／ｓ用、２ＮＫｂ／ｓ用と順に
配列されると共に、速度情報を多重化手段５へ出力する
ように多重化手段５の端子ｓｏ、ｓｔ。
示す。１，２．３は各々ＮＫｂ／ｓ、２ＮＫｂ／ Ｓ
、 ３ ＮＫｂ／ ｓ用のインタフェースパネルであ
り、これらのインタフェースパネルは、ＮＫｂ／ｓ用、
３ＮＫｂ／ｓ用、ＮＫｂ／ｓ用、２ＮＫｂ／ｓ用と順に
配列されると共に、速度情報を多重化手段５へ出力する
ように多重化手段５の端子ｓｏ、ｓｔ。
Ｓ２・・・に接続され、信号を多重化手段５へ出力する
ように多重化手段５の端子ＤＯ，ＤＩ、Ｄ２・・・に接
続され、更に、タイミングパルスが入力されるように多
重化手段５の端子ＴＯ，Ｔ１．Ｔ２・・・に接続されて
いる。
ように多重化手段５の端子ＤＯ，ＤＩ、Ｄ２・・・に接
続され、更に、タイミングパルスが入力されるように多
重化手段５の端子ＴＯ，Ｔ１．Ｔ２・・・に接続されて
いる。
これらのインタフェースパネルの速度情報を多重化手段
５の端子ＳＯ，Ｓｔ・・・に入力すると、多重化手段５
はこの速度情報を基に多重化位置情報であるタイミング
パルスを端子ＴＯ，Ｔｌ・・・に出力する。各インタフ
ェースパネルはこのタイミングパルスに従い信号を出力
する。多重化手段５は端子ＤＯから順に信号を選択して
これを多重化する。
５の端子ＳＯ，Ｓｔ・・・に入力すると、多重化手段５
はこの速度情報を基に多重化位置情報であるタイミング
パルスを端子ＴＯ，Ｔｌ・・・に出力する。各インタフ
ェースパネルはこのタイミングパルスに従い信号を出力
する。多重化手段５は端子ＤＯから順に信号を選択して
これを多重化する。
次に、多重化手段５の詳細を第１図を参照して説明する
。多重化手段５は、カウンタ回路６、選択回路７、カウ
ンタ回路８、デコーダ回路９および選択回路１０を備え
ている。カウンタ回路６のＣＬ端子には、初期設定パル
スを入力するための端：Ｆ″５１が接続されている。カ
ウンタ回路６のＱ端子は選択回路７，１０のＳＥＬ端子
およびデコーダ回路９のＩＮ４子に接続され、またＣＫ
端子にはオア回路ＯＲの出力端子が接続されている。
。多重化手段５は、カウンタ回路６、選択回路７、カウ
ンタ回路８、デコーダ回路９および選択回路１０を備え
ている。カウンタ回路６のＣＬ端子には、初期設定パル
スを入力するための端：Ｆ″５１が接続されている。カ
ウンタ回路６のＱ端子は選択回路７，１０のＳＥＬ端子
およびデコーダ回路９のＩＮ４子に接続され、またＣＫ
端子にはオア回路ＯＲの出力端子が接続されている。
選択回路７のＤｏ−Ｄβ端子の各々には、速度情報を入
力するための端子５０が接続され、選択回路７のＯＵＴ
端子はカウンタ回路８のΔ、Ｂ端子に接続されている。
力するための端子５０が接続され、選択回路７のＯＵＴ
端子はカウンタ回路８のΔ、Ｂ端子に接続されている。
カウンタ回路８のロード端子りには、アンド回路ＡＮＤ
の出力端が接続されている。カウンタ回路８のＱＡ、Ｑ
Ｂ端子はナンド回路ＮＡＮＤの入力端に接続され、ナン
ド回路Ｎ△Ｎ Ｄの出力端はオア回路ＯＲの入力端およ
びアンド回路ＡＮＤの大端に接続されている。カウンタ
回路８へ初期設定パルスを入力するための端子５２はア
ンド回路ＡＮＤの入力端に接続され、クロック信号を入
力するための端子５３は、インバータ■ＮＶを介してカ
ウンタ回路８のＣＫ端子に接続されると共に、オア回路
ＯＲの入力端に接続されている。そして、タイミングパ
ルスを出力するためのデコーダ回路９の０〜！端子の各
々には端子５５が接続され、選択回路１０のＤＯ〜Ｄ！
端子には異速度信号を入力するための端子５４が接続さ
れ、選択回路１０のＯＵＴ端子には多重化信号を出力す
るための端子５６が接続されている。なお、図中２は２
本の線が存在することを表わしている。
の出力端が接続されている。カウンタ回路８のＱＡ、Ｑ
Ｂ端子はナンド回路ＮＡＮＤの入力端に接続され、ナン
ド回路Ｎ△Ｎ Ｄの出力端はオア回路ＯＲの入力端およ
びアンド回路ＡＮＤの大端に接続されている。カウンタ
回路８へ初期設定パルスを入力するための端子５２はア
ンド回路ＡＮＤの入力端に接続され、クロック信号を入
力するための端子５３は、インバータ■ＮＶを介してカ
ウンタ回路８のＣＫ端子に接続されると共に、オア回路
ＯＲの入力端に接続されている。そして、タイミングパ
ルスを出力するためのデコーダ回路９の０〜！端子の各
々には端子５５が接続され、選択回路１０のＤＯ〜Ｄ！
端子には異速度信号を入力するための端子５４が接続さ
れ、選択回路１０のＯＵＴ端子には多重化信号を出力す
るための端子５６が接続されている。なお、図中２は２
本の線が存在することを表わしている。
以下動作波形を示す第２図を参照して本実施例の動作を
説明する。以下では、信号速度をＮ、 ２Ｎ、３ＮＫｂ
／ｓの３種類とし、各インタフェースパネルの収容形態
を第３図のようにＮ、３Ｎ、Ｎ。
説明する。以下では、信号速度をＮ、 ２Ｎ、３ＮＫｂ
／ｓの３種類とし、各インタフェースパネルの収容形態
を第３図のようにＮ、３Ｎ、Ｎ。
２Ｎ・・・の順とする。このとき速度情報としては２ビ
ツト必要となり、Ｎ、２Ｎ、３Ｎに対応して１１（３）
、１０（２）、０１（１）とする。ただし、１１゜１０
．０１は２ビツト２進数を、（）内の数字は１０進数を
意味するものとする。この速度情報は第１図の端子５０
に入力される。
ツト必要となり、Ｎ、２Ｎ、３Ｎに対応して１１（３）
、１０（２）、０１（１）とする。ただし、１１゜１０
．０１は２ビツト２進数を、（）内の数字は１０進数を
意味するものとする。この速度情報は第１図の端子５０
に入力される。
一方、端子５１には第２図の初期設定パルス１００が印
加されてカウンタ回路６のＣＬＬ端子入力され、カウン
タ回路６はクリアされる。この結果、カウンタ回路６の
Ｑ端子から０の信号が出力されて選択回路７のＳ Ｅ
Ｌ端子に入力され、選択回路７はＤＯ端子の入力を選択
してその信号をＯＵＴ端子から出力する。この信号は、
カウンタ回路８のＡ、Ｂ端子に入力され、カウンタ回路
８の初期設定パルス１０１が入力されることによりこの
Ａ、Ｂ端子に入力された信号はＱＡ、Ｑ１１端子より出
力される。今、この信号はＮＫｂ／ｓ用インタフィンタ
フエースパネル１（３）であるため、ナンド回路ＮＡＮ
Ｄの出力が０となってカウンタ回路８のロード端子りが
再度制御を受けると共に、カウンタ回路６のＣＫ端子に
クロック信号が入力される。これによりカウンタ回路６
のカウント値は＋１され、選択回路７はＤ１端子の入力
（０１）を選択して出力する。この値は再び次のクロッ
ク信号によりカウンタ回路８から出力される。このとき
、カウンタ回路８から出力される信号は０１であるため
、ナンド回路ＮＡＮＤ出力が１となってオア回路ＯＲ出
力が１のままとなる。このため、カウンタ回路６は動作
を停止し、カウンタ回路８が３を出力したとき再び上記
と同様の動作によりカウンタ回路６のカウント値が＋１
される。
加されてカウンタ回路６のＣＬＬ端子入力され、カウン
タ回路６はクリアされる。この結果、カウンタ回路６の
Ｑ端子から０の信号が出力されて選択回路７のＳ Ｅ
Ｌ端子に入力され、選択回路７はＤＯ端子の入力を選択
してその信号をＯＵＴ端子から出力する。この信号は、
カウンタ回路８のＡ、Ｂ端子に入力され、カウンタ回路
８の初期設定パルス１０１が入力されることによりこの
Ａ、Ｂ端子に入力された信号はＱＡ、Ｑ１１端子より出
力される。今、この信号はＮＫｂ／ｓ用インタフィンタ
フエースパネル１（３）であるため、ナンド回路ＮＡＮ
Ｄの出力が０となってカウンタ回路８のロード端子りが
再度制御を受けると共に、カウンタ回路６のＣＫ端子に
クロック信号が入力される。これによりカウンタ回路６
のカウント値は＋１され、選択回路７はＤ１端子の入力
（０１）を選択して出力する。この値は再び次のクロッ
ク信号によりカウンタ回路８から出力される。このとき
、カウンタ回路８から出力される信号は０１であるため
、ナンド回路ＮＡＮＤ出力が１となってオア回路ＯＲ出
力が１のままとなる。このため、カウンタ回路６は動作
を停止し、カウンタ回路８が３を出力したとき再び上記
と同様の動作によりカウンタ回路６のカウント値が＋１
される。
この様子を第２図を参照して更に説明すると、クロック
信号１０２（第１図の端子５３）によりカウンタ回路８
は第２図の出力１０３を出力する。この結果、カウンタ
回路６のＣＫ端子には、第２図の入力１０４に示す波形
のタロツク信号が入力され、このクロック信号の立上り
がカウンタ回路６でカウントされ、カウンタ回路６の出
力は第２図の１０５に示すようになる。これに従い、選
択回路７は順次速度情報を選択していく。
信号１０２（第１図の端子５３）によりカウンタ回路８
は第２図の出力１０３を出力する。この結果、カウンタ
回路６のＣＫ端子には、第２図の入力１０４に示す波形
のタロツク信号が入力され、このクロック信号の立上り
がカウンタ回路６でカウントされ、カウンタ回路６の出
力は第２図の１０５に示すようになる。これに従い、選
択回路７は順次速度情報を選択していく。
一方、カウンタ回路６の出力１０５はデコーダ回路９に
入力され、デコーダ回路９の端子５５から第２図１０６
−０．１０６−１・・・１０６−３に示す信号が出力さ
れる。この端子５５は、第３図のＴＯ，Ｔｌ・・・端子
に相当する。各インタフェースパネルはこの多重化位置
パルスＬＱ６−０．１０６−１・・・１０６−３に合せ
て信号を出力し、この信号が第１図の端子５４に入力さ
れる。選択回路１０はこの入力をカウンタ回路６の出力
に従い選択する。この結果、第２図の１０７に示す多重
化信号が端子５６に得られる。
入力され、デコーダ回路９の端子５５から第２図１０６
−０．１０６−１・・・１０６−３に示す信号が出力さ
れる。この端子５５は、第３図のＴＯ，Ｔｌ・・・端子
に相当する。各インタフェースパネルはこの多重化位置
パルスＬＱ６−０．１０６−１・・・１０６−３に合せ
て信号を出力し、この信号が第１図の端子５４に入力さ
れる。選択回路１０はこの入力をカウンタ回路６の出力
に従い選択する。この結果、第２図の１０７に示す多重
化信号が端子５６に得られる。
以上説明したように本発明の異速度多重回路は、インタ
フェースパネルからの速度情報を基に、異速度信号の多
重化を行うため、従来形のようなブロック化を行う必要
がなく、このため各インタフェースパネルは空位置を設
けることなく実装でき、実装効率の向上が図れる。
フェースパネルからの速度情報を基に、異速度信号の多
重化を行うため、従来形のようなブロック化を行う必要
がなく、このため各インタフェースパネルは空位置を設
けることなく実装でき、実装効率の向上が図れる。
第１図は本発明の多重化手段を示すブロック図、第２図
は多重化手段の動作波形を示す線図、第３図は本発明の
実施例の動作概要を示すブロック図、 第４図は従来の異速度多重回路のブロック図である。 １ ・・・・・・・・・ ＮＫｂ／ｓ用インタフィンタ
フエースパネル２・・・・・・ ２ＮＫｂ／ｓ用インタ
フエースパネル３ ・・・・・・・・・ ３ＮＫｂ／ｓ
用インタフエースパネル４．５ ・・・ 多重化手段 ６．７ ・・・ カウンタ回路 ７．１０ ・・・ 選択回路 ９ ・・・・・・・・・ デコーダ回路代理人 弁理士
岩 佐 義 幸 ０−１−１″Ｉ Ｏ−〜の→−１１１さ ００００００ Φ Φ −−−−−＋Ｄ 。 −−一−−−０００−
は多重化手段の動作波形を示す線図、第３図は本発明の
実施例の動作概要を示すブロック図、 第４図は従来の異速度多重回路のブロック図である。 １ ・・・・・・・・・ ＮＫｂ／ｓ用インタフィンタ
フエースパネル２・・・・・・ ２ＮＫｂ／ｓ用インタ
フエースパネル３ ・・・・・・・・・ ３ＮＫｂ／ｓ
用インタフエースパネル４．５ ・・・ 多重化手段 ６．７ ・・・ カウンタ回路 ７．１０ ・・・ 選択回路 ９ ・・・・・・・・・ デコーダ回路代理人 弁理士
岩 佐 義 幸 ０−１−１″Ｉ Ｏ−〜の→−１１１さ ００００００ Φ Φ −−−−−＋Ｄ 。 −−一−−−０００−
Claims (1)
- （１）所定速度の入力信号及び前記所定速度の整数倍の
速度を有する入力信号を複数収容し、各収容速度別に用
意された複数のインタフェースパネルからの入力信号を
多重化する異速度多重回路において、前記複数のインタ
フェースパネルからの速度情報を入力し選択する手段と
、この手段の速度情報により次の速度情報を選択するた
めの切替タイミングパルスを与えるパルス発生手段と、
このパルス発生手段の出力から入力信号の多重化位置を
与える位置情報を出力する手段と、前記切替タイミング
パルスを基に入力信号を順次多重化する手段とを備える
ことを特徴とする異速度多重回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201656A JPS6262637A (ja) | 1985-09-13 | 1985-09-13 | 異速度多重回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201656A JPS6262637A (ja) | 1985-09-13 | 1985-09-13 | 異速度多重回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6262637A true JPS6262637A (ja) | 1987-03-19 |
Family
ID=16444708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60201656A Pending JPS6262637A (ja) | 1985-09-13 | 1985-09-13 | 異速度多重回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6262637A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006517424A (ja) * | 2002-12-13 | 2006-07-27 | ロレアル | メイクアップの方法及びスキンケア製品を塗布する方法、並びにそのような方法の実施に用いる器具 |
| WO2014102224A1 (fr) * | 2012-12-27 | 2014-07-03 | Albea Services | Applicateur pour produit cosmétique en deux parties |
-
1985
- 1985-09-13 JP JP60201656A patent/JPS6262637A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006517424A (ja) * | 2002-12-13 | 2006-07-27 | ロレアル | メイクアップの方法及びスキンケア製品を塗布する方法、並びにそのような方法の実施に用いる器具 |
| WO2014102224A1 (fr) * | 2012-12-27 | 2014-07-03 | Albea Services | Applicateur pour produit cosmétique en deux parties |
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