JPS6262300B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、ICテスタでの電気的特性の試験評
価においてのマルチ測定に関するものである。

一般にマルチ測定とは、２個以上の被試験IC
（試料という）を同時に並列測定を行うものであ
り、通常の１個の測定（以下シングル測定とい
う）に比べ試料への電源回路、入出力ピン回路及
びパス・フエイルの判定回路を２系統以上試料数
分必要とするが、シングル測定でのテスト時間の
間で同時に２個以上の試料の測定が可能となる。

このようなマルチ測定のできるICテスタによ
り、単に一個の試料のみのテストを行う場合、試
料が存在しない側の電源回路やドライバ回路に対
して保護が十分でなくてはならないし、試料の存
在の有無の判断にあまり時間を費してもならない
し、パス・フエイルの正確さを欠いてもならな
い。しかし、従来のICテスタのマルチ測定、例
えば２個のマルチ測定において、常に２個の試料
が存在しているものとしているため、実際には直
ちにパス・フエイルのテストを実行し、その時の
パス・フエイルの結果により、パスの試料に対し
てのみ残りのテストを実行しているので、常にこ
のパス・フエイルテストによる試料の有無の測定
時間が必要となる。更に試料有無の測定時、試料
が存在しない方の電源回路や入出力ピン回路に
も、電源及びドライブ・パルススが印加されるの
で、試料の測定状態（特にウエハの測定を行つて
いる場合）により過電流が流れたりあるいは過電
圧状態になるなどして、ICテスタの構成部品、
特に電源回路及びドライバ回路の構成部品の劣化
を早め、故障の原因となつている。又試料の存在
しない側のパス・フエイル判定回路はすべてフエ
イルとみなすため、パス・フエイルのカウントに
正確さを欠くこととなる。このように、従来の
ICテスタでのマルチ測定は多くの欠点を有して
いる。

本発明は、上述の欠点を除去した半導体集積回
路のマルチ測定装置を提供することを目的として
いる。

本発明は、上記目的を達成するため、試料の存
在の有無を示す信号をプローバ、オート・ハンド
ラ等の外部接続機器から受けとり、テスト実行前
に前記ICテスタは、前記試料の状態を検出し、
試料が存在しない側の電源を印加せず、更にドラ
イバ回路を高インピーダンス状態にし、且つパ
ス・フエイルのカウントも行わないことにより過
電流および過電圧に対する保護や試料の有無判別
のためのテスト省略や、パス・フエイルのカウン
トの正確さを可能にすることを特徴とするもので
ある。

以下実施例について図をもつて詳細に説明す
る。第１図は従来のICテスタのマルチ測定時の
外部接続機器との関係を示す図で、１はICテス
タであり、２は、８で示す２個の試料に電源を供
給するための２系統の電源回路であり、３は、ド
ライバ回路やコンパレータ回路を含む入出力ピン
回路であり、４は試料８のパス・フエイル判定を
行う２系統のパス・フエイル判定回路であり、５
は、パス・フエイル判定回路４によるパス・フエ
イルのカウンタであり、６は、７で示す外部接続
機器とのインタフエースをとり、かつテスタを制
御するテスタ制御回路であり、外部接続機器７
は、プローバ、オート・ハンドラ等の接続用機材
を含む。９は、ICテスタ１とのインタフエース
をとるインタフエース回路である。

この第１図に示す従来のマルチ測定装置は、２
個の試料８のうち、１個でも実装されていると、
インタフエース回路９よりICテスタ１へテス
ト・スタート信号が伝達され、測定を開始する。
その時のICテスタ１は常に試料８が２個存在し
ているものとし、直ちにパス・フエイルテストを
実行し、その時のパス・フエイルの結果により、
２個の試料８のうち、パスの試料に対してのみ電
源回路２や入出力ピン回路３を動作させ、残りの
テストを行い、パス・フエイル判定回路４で常時
２個分の試料の判定を行い、その結果を外部接続
機器７へ送ると共に、パス・フエイルカウンタ５
でカウントアツプしているので、各テスト毎に判
別の無駄な時間が必要となるし、また、試料の存
在しない側の電源回路２や、入出力ピン回路３に
含まれるドライバ回路の互いのシヨート等に対し
てなんら保護されてない上に、パス・フエイルの
カウンタ５は、存在しない試料もカウントすると
いうミスカウントをしてしまう。

第２図は本発明の一実施例を示すものであり、
第２図において、１〜９は従来と全く同じ構成要
素であり、１０は、マルチ・制御回路、１１は試
料検出回路である。この第２図の回路では、ま
づ、外部接続機器７はICテスタ１へテスト・ス
タート信号と試料検出回路１１により検出された
２個の試料８の状態を送ることにより、ICテス
タ１は２個の試料８の状態を検出し、マルチ・制
御回路１０により２個の試料８のうち存在しない
側の試料に対し電源回路２の電源接続をオフに
し、入出力ピン回路３のドライバ回路を高インピ
ーダンスにし、パス・フエイル判定回路４では、
存在する試料に対してのみパス・フエイル判定を
する。これらの構成により試料８の有無の判別の
ためのテストがなく、電源回路２やドライバ回路
を保護し、正確に試料のパス・フエイル数をカウ
ントするという多大な効果をもたらす。

【図面の簡単な説明】

第１図は従来の半導体集積回路試験評価装置の
ブロツク回路図、第２図は、本発明による一実施
例のブロツク回路図である。 １…ICテスタ、２…電源回路、３…ドライバ
回路を含む入出力ピン回路、４…パス・フエイル
判定回路、５…カウンタ、７…外部接続機器、８
…試料、１０…マルチ制御回路、１１…試料有無
検出回路。

Claims (1)

【特許請求の範囲】
1. １ 複数個の試料に対する、電源および試験用印
   加電圧接続端子、ならびにパス・フエイル判定回
   路と、この判定結果をカウントするカウンタとを
   それぞれ備えたICテスタと、前記複数個の試料
   の該ICテスタに対する接続の有無を検出する検
   出回路と、この検出回路の検出出力により、接続
   のない試料に対する前記電源端子に現われる電圧
   を遮断するとともに前記試験電圧印加用のドライ
   バ回路を高インピーダンスにし、かつ前記検出回
   路の検出出力が有とされた試料に対してのみ前記
   判定回路を動作せしめる手段を備えたことを特徴
   とする半導体集積回路の試験評価装置。