JPS6259438A - アドレス可能回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特許請求の範囲第１項の前文に記載の形式の
アドレス可能回路に関する。

〔従来の技術〕

そのような回路は、例えば測定装置の測定ユニットおよ
び／または呼び出しユニットに使用され、この測定ユニ
フトおよび呼び出しユニットは、相互間および中央（処
理）装置と接続され、一方では中央装置から個別に呼び
出されて作動されることができ、他方では少くとも作動
状態において中央装置へ例えば測定結果などの情報を供
給する。そのような測定装置は１例えば西ドイツ特許出
願公開第３０２５８３７号公報に記載されている。

さらに、そのようなアドレス可能回路は、情報通路を通
してアドレス信号が符号化された電気パルスの形態で送
出されることによって、１ケ所または数ケ所の中央装置
から多数の支所を呼び出す必要のある場所、およびアド
レス信号と相異するか又は付加的な機能を有するが、同
じく電気パルスの形態を有する少くとも１つの別の信号
形態を支所において伝送する必要がある場所において、
総て使用することができる。上記の西ドイツ特許出願公
開公報に記載された測定装置の場合、別の信号形態はセ
ットパルスを指しており、このセットパルスは、このア
ドレス認識回路を待機状態に置換え、中央装置から送ら
れたアドレスを、その回路に記憶された独自のアドレス
と比較し、一致している場合に制御信号を発生するため
、夫々の走査サイクルの少くとも最初にアドレス可能回
路のアドレス認識回路に供給される必要がある。上記の
西ドイツ特許出願公開公報の場合、この制御信号によっ
て、後に接続されたシフトレジスタの第１段において論
理値”ｔ　”が書き込まれ、この論理値は段階の進行に
伴ってシフトレジスタによってシフトされる。しかしな
がら、制御信号によって、ほかの場合には開路されるス
イッチを一時的に閉路するか、または通常閉路されるス
イッチを短時間開路するなどのこれに類する作用を行な
うことができる。

西ドイツ特許出願公開第３０２５８３７号公報によって
、中央装置からのアドレス信号パルスおよびセー７ト信
号パルスを、アドレス可能回路の２つの前記入力端子に
供給することが知られている。これは、アドレス信号に
追加してアドレス可能回路に供給される必要のある夫々
側の信号形態に対して、独自の信号伝送路、例えば独自
のケーブル心線を使用する必要があるという欠点を有し
ている。

〔発明が解決しようとする問題点〕

これに対して、本発明の基本的な目的は、かなり多数の
別の信号伝送路または信号伝送導線を必要とせずに、ア
ドレス信号のほかに任意の数の別の信号形態がアドレス
可能回路に供給されるように、冒頭に述べた形式のアド
レス可能回路を構成することにある。

〔問題点を解決するための手段〕

この目的を達成するため、本発明は、特許請求の範囲第
１項に記載の特徴を備えている。

本発明による対策によれば、アドレス信号のほかに少く
とも１つの別の信号形態、原理的には任意的に多数の別
の信号形態を、電気パルスの形式で単一の情報導線また
は単一の情報通路で伝送することが可能であり、その場
合、異なる信号形態のパルスは、特にこれらが時間的に
異なる長さを有することによって互に識別される。それ
とは別に、総てのパルスを同じ長さに形成し、異なる信
号形態のパルスを異なる周波数の搬送波で変調すること
もできる。この夫々の場合、アドレス可能回路の１つの
共通の入力端子に総て供給される異なる信号形態の識別
および割り当ては、夫々の回路に設けられ共通の前記入
力端子の後に接続されたパルス弁別器が行ない、この弁
別器は、邑該アドレス可能回路における異なる信号形態
と同数の出力端子を備え、互に別個に処理される必要が
ある。

制御信号によって、アドレス認識回路が、常に次のアド
レスを受信するまで、即ち短時間だけ、所定の作用を行
なうことができ、あるいはまた、装置内に存在する総て
のアドレス可能回路が周期的なタイミング動作を行なう
場合に、各周期に制御信号が必らず１回発生されるよう
にされた前述の用途のほかに、本発明によれば、１個ま
たは数個のアドレス可能回路が、例えば継電器、電球、
電動機、発振器、ステッピングスイッチ機構などを実際
的に任意の時点に投入、切換、再投入または遮断を行な
い、または任意の長さの時間、投入状態または遮断状態
にし、または設定可能な開閉状態に保持することができ
る。

この目的のため、開閉指令信号パルスの別の信号形態が
形成されるようにされており、この信号形態が、１つの
特別の導線またはアドレス信号パルスと同じ導線でアド
レス可能回路に供給され、所定の回路の後に接続された
開閉可能ユニットに対しては、そのような指令信号パル
スが作動した際またはその直後にこの回路を受信した場
合、すなわち所属するアドレス認識回路が制御信号を送
出した場合にだけ有効である。該当する回路に対するア
ドレス信号が先ず送出され、連続する走査サイクルにお
いてアドレス信号の発生が待機され、その後アドレス信
号の最後のパルスとして、開閉可能ユニットを従来の開
閉状態と異なる状態にする開閉指令信号パルスが伝送さ
れることによって、アドレス可能回路に属する多数の開
閉可能ユニットを、中央監視所から殆んど任意の時点に
、投入、遮断、切換または再投入することができる。開
閉可能ユニットが、この開閉状態に自刃で保持されるこ
とができない場合のため、アドレス可能回路は開閉指令
記憶回路を備え、この回路は、中央装置から当該ユニッ
トに対して定められた新しい開閉指令信号が送出される
まで、適当な持続開閉信号を送出する。

本発明によれば、アドレス可能回路の後に数個の開閉可
使ユニットを接続することも可能であり、これらのユニ
ットに対して独自の開閉指令信号が起生され送出される
。これは、例えばアドレス可能回路の後に接続された異
なる開閉可能ユニットに対する開閉指令信号が、回路の
共通の端子に供給されるが、例えば、それらの時間的な
長さによって相互に識別され、パルス長さ弁別器によっ
て認知され、異なる出力導線に供給されることによって
実施される。

本発明によるアドレス可能回路の好適な実施態様が、特
許請求の範囲の従属項に記載されている。

〔実施例〕

次に、図示された実施例によって、本発明を説明する。

第１図には本発明によるただ１つのアドレス可能回路１
が示されているが、これは、共通の情報伝送路、例えば
、ここには図示されていないケーブルの心線を介して、
相互間およびここには図示されていない中央（監視・処
理）装置に接続された多数の同様に構成されたアドレス
可能回路１を備えた大きな系統の一部分であることを基
本としている。

多数の回路ユニットｌのうちの各ユニットが、中央装置
から個々に呼び出され、能動状態に短時間置換えられて
機能を開始し可能にする制御信号を発生する必要がある
ため、夫々のアドレス回路１は、これらの回路に所属す
るアドレス記憶装置２に記録された独自のアドレスを備
えている。

回路を呼び出すために、コード化された電気矩形パルス
の形態で中央装置から送出される多数のアドレス可能回
路１のアドレスが共通に送られて来るため、各回路１は
アドレス認識回路３を備え、この回路は、この場合には
プログラマブルリバースカウンタによって構成され、そ
のプログラミング入力端子ｐ、、ｐ２．・・・Ｐ　は、
ジャンパ４によって正電圧にするか、または開放するこ
とができる。これらのジャンパ４および開放されたプロ
グラミング入力端子の全体が、アドレス記憶装置２を形
成する。

プログラマブルリバースカウンタ３のＰＥ入力端子に供
給されるセット信号によって、プログラミング入力端子
ＰＩ　　、・・・Ｐ　の接続によって設定された計数値
が、リバースカウンタ３に書込まれ、そのタイミング入
力端子Ｔに計数パルスが供給された際に、リバースカウ
ンタ３によって、その都度、計数値“１”だけ差し引か
れる。このようにして、プログラマブル・リバースカウ
ンタ３の計数値が計数値″０″に達すると、今まで論理
値“′Ｏ゛°にあったリバースカウンタ３の０“°出力
端子に、制御信号として使用される論理値“１″が生じ
る。

この形成のアドレス記憶およびアドレス認識によって、
一連の標準長さを有する電気矩形パルスの形式で、アド
レスを中央装置から送出することが可能であり、その場
合、所定のアドレスの符号化が、そのようなパルス列に
含まれる単一パルスの数によって行われる。従って、例
えばアドレス“５°°を有するアドレス可能回路ユニッ
ト１が呼び出されるためには、中央装置は５個の単一パ
ルスを有するパルス列を送出する必要があり、その場合
、別の措置が講じられない場合には、順番に、先ずアド
レス゛ｌ″を有するアドレス可能回路１が呼び出され、
次にアドレス“２パを有する回路１が呼び出される。

呼び出された回路１のプログラマブルリバースカウンタ
３の“ＯＩ９出力端子に生じた論理値“１″は、例えば
スイッチ５を閉路するのに使用され、このようにするこ
とによって、第１図に示された実施例において温度感知
電流源６から構成されたセンサ６に、正の電源電圧が印
加される。

これによって、センサ６は、周囲温度の値に依存した印
加電流を送出し、この電流は、図示されていないケーブ
ルの心線に接続された出力端子Ａ１を介して、測定値と
して中央装置に供給される。

次に、中央装置から到来したアドレスパルスを受信した
場合、今まで呼び出されて能動化されていたプログラミ
ング可能回路１のリバースカウンタ３が、計数値１１−
Ｌ　ＩＩに計数され、その“０″出力端子における制御
信号が消滅され、従ってスイッチ５が再び開路され、セ
ンサ６に電圧が供給されなくなる。従って、所定のプロ
グラミング可能回路１の能動化は、常に、中央装置から
次のアドレス信号が送出されるまでの間だけ持続し、こ
れは、次のアドレス信号が単一のアドレスパルスだけか
らなるこの例の場合、高速のタイミング動作を行なう全
装置では比較的短時間である。

しかしながら、呼び出されたプログラミング可能回路ｌ
によって、何らかのユニット７、例えば電球、センサ、
電動機などを、短時間すなわち回路ｌの能動化状態の期
間だけではなく、長時間接続し、その後はとんど自由に
選択可能な時間に再び開路する必要が、多くの用途にお
いて生じる。

第１図に、ユニット７が矩形として概略的に示されてお
り、この中に、２つの端子８．９を互に接続し、または
互に切離す閉路・開路スイッチ１０が図示されている。

従って、このスイッチ１０は、その所属するアドレス可
能回路１が能動化され、同時に中央装置からパルス状の
開閉指令信号が供給された場合にだけ、上述のように、
その！１ｃ続状態が変化するようにする必要がある。

この目的のため、スイッチ１０は開゛閉信号記憶回路１
２によって制御され、この回路１２は、この場合フリッ
プフロップから構成され、そのＱ出力端子は、スイッチ
１０の制御入力端子に接続されている。フリップフロッ
プ１２のタイミング信号入力端子は、中央装置から開閉
指令信号が送出され同時に該当するプログラミング可能
回路１が作動している場合には、ここではＡＮＤゲート
からなる開閉指令回路１４から常にパルス状の開閉信号
が入力される。この開閉信号を認識するため、ＡＮＤゲ
ート１４の入力端子が、リバースカウンタ３の“０°′
出力端子と接続され、従って、リバースカウンタ３の“
０′′出力端子に論理値゛１′°の形態の制御信号が存
在する場合にだけ、リバースカウンタ３の第２入力端子
に生じるパルスが送り出される。

従って、開閉信号記憶回路１２を構成するフリップフロ
ップが先ず休止状態にあり、この状態では、そのＱ出力
端子に論理値°“θ″が生じ、これによってスイッチ１
０が開路され、従って、このフリップフロップ１２は、
そのＱ出力端子に論理値゛ｌ　”が生じ、これがスイッ
チｌＯ誉閉路し、フリップフロップ１２のタイミング信
号入力端子に別の開閉信号が供給されるまでの間、持続
開閉信号として維持されるように、開閉指令回路１４か
ら送出された開閉信号パルスの上昇フランクで作用する
。中央装置が、多数のプログラミング可能回路ｌを連続
して順番に呼び出すと仮定すれば、スイッチ１０が閉路
または開路される開閉信号が、各呼び出しサイクルに１
回発生される。

中央装置と接続されたプログラミング可能回路１の数に
応じて、数ミリ秒または百分の１秒もしくは１０分の１
秒の間隔で、スイッチ１０の接続状態のそのような変化
を行なうことが可能であり、閉路時点または開路時点に
対するこの減少を無視すれば、スイッチｌＯを任意の時
点に開路または閉路することができ、任意の期間、開路
または閉路の状態に置くことができる。

そのような多数の回路を包含する装置の内部の呼び出し
可能な回路ｌについての基本的な機能のこの説明から、
これらの回路１の夫々は、少くとも３つの異なる形式の
電気矩形パルス、即ちプログラマブルリバースカウンタ
３に対するアドレス信号パルスまたは計数パルスと、ユ
ニット７を閉路または開路するための開閉指令信号パル
スと、各呼び出しサイクルの最初に、アドレス記憶装置
２に含まれるアドレスをアドレス認識回路３を構成する
リバースカウンタに新しく書込むのに使用されるセット
信号パルスとが、中央装置から供給される必要がある。

アドレス可能回路１は、互に無関係に閉路または開路さ
れることが可能な数個のユニット７が設けられる必要が
あり、従って、適当な時点に中央装置から夫々のアドレ
ス可能回路１に送られる数種の開閉指令信号パルスを設
けることが必要である。

本発明においては、総ての前述のパルス形態の場合２図
示された実施例において時間的な長さだけが相異する電
気矩形パルスを使用している。ここでは、中央装置から
送出されるアドレスパルスは、最大±１０ｊＬｓ変動可
能な１００ルＳの長さを夫々有しており、開閉指令信号
パルスは２００±１０ｇ５の時間長さを有し、モー２ト
信号パルスは３００±１０７ｉｓの時間長さを有すると
仮定する。

すべてのこれらの異なるパルス形態が、共通の導線上を
共通の入力端子Ｅを介して、アドレス可能回路１に供給
され、前記入力端子Ｅには、第１図に示されているよう
に、パルス形態を再生し反転するシュミット・トリが回
路１８が、すぐ後に接続されている。この説明の場合、
入力端子Ｅに到来する矩形パルスが乱されておらず、即
ち特に明確な確認に対して必要な正しい時間長さおよび
正しい時間間隔を互いに有すること、および情報信号パ
ルスと混同されるか又は情報信号パルスを確認すること
ができないような短いパルスに細分するおそれのある妨
害パルスが生じないことを基本としている。この場合、
パルスの時間的な長さが、上述の±１０ＪＬＳの変動幅
以内に変動することは、単なる擾乱として許される。こ
の条件をすぐに満たすことが不可能な場合には、情報信
号パルスを妨害パルスから分離し、必要に応じて、細分
された情報信号パルスを完全な長さに再生するディジタ
ルフィルタを設けることが必要である。

そのようなフィルタは、例えばドイツ連邦共和国特許出
願筒３［ｆ０８４４０．９号に記載されている。

シュミット・トリガ回路１８の反転された出力パルスが
、パルス長さ弁別器２０として構成され３つの出力導線
２１，２２．２３を有するパルス弁別器に供給される。

パルス長さ弁別器が、そのパルス入力端子にアドレス信
号パルス即ち１つのパルスの供給を受け、その時間長さ
が９０ｐ−ｓないし１１０ｐＳである場合、パルス長さ
弁別器２０は、出力導線２１に常に適当な長さのパルス
を送出する。パルス長さ弁別器２０が、その入力端子に
開閉指令信号パル・ス即ち１つのパルスの供給を受け、
その時間長さが１９０ｇ５ないし２１０ｇ５である場合
、パルス長さ弁別器２０は、出力導線２２に常に適当な
長さのパルスを送出する。パルス長さ弁別器２０が、そ
の入力端子にセット信号パルス即ち２９０ｐｓないし３
１０ｕＬｓの時間長さを有するパルスの供給を受けた場
合、パルス長さ弁別器２０は、出力導線２３に常に適当
な長さの出力パルスを送出する。

第１図が示すように、パルス長さ弁別器２０の出力導線
２１は、ＯＲゲート２４を介してリバースカウンタ３の
計数入力端子Ｔと接続ゴれており、従って出力導線２１
に生じたパルス長さ弁別器２０の出力パルスが、アドレ
スパルスまたは計数パルスとしてリバースカウンタ３に
供給される。ＯＲゲート２４の第２入力端子は、パルス
長さ弁別器２０の出力導線２２と接続され、この出力導
線２２は、さらにＡＮＤゲート１４の第２入力端子を駆
動する。このようにして、開閉指令信号パルスは二重機
能を行なう、この開閉指令信号パルスは、一方ではリバ
ースカウンタ３の計数パルスとして使用され、他方では
、リバースカウンタ３の“０“出力端子に制御信号が存
在する場合にフリップフロップ１２をトリガするための
開閉信号パルスとして使用される。開閉指令信号パルス
のこの二重機能は、フリップフロップ１２の接続状態を
変化させるために、所定のアドレス可能回路１が先ず該
当するリバースカウンタを計数値°“０′°に下げ、次
に付加的な開閉指令信号パルスを発生する必要がないと
いう長所を有しており、従って、大きな装置においてユ
ニット７を頻繁に開閉する必要がある場合、伝送するパ
ルスの数が著しく増加し、このために走査サイクル時間
が不当に長くなることがない、その上、当該リバースカ
ウンタ３が計数値°“１”に低減され、開閉指令信号パ
ルスの発生によって、制御信号を送出するようにするこ
とができる。リバースカウンタ３のタイミング入力端子
は、これに供給されるパルスの上昇フランクで作用する
ため、開閉指令信号パルスが再び消滅する以前に、ＡＮ
Ｄゲート１４が常に正確に開路される。

本発明によれば、ＯＲゲート２４を省くこともでき、従
ってリバースカウンタ３の計数入力端子Ｔは、導線２１
に生じるパルス長さ弁別器２０の出力パルスだけによっ
て駆動され、他方においてＡＮＤゲート１４の当該入力
端子には、パルス長さ弁別器２０の出力導線２２に生じ
るパルスだけが到達する。

起動時および作動体止後に電源電圧を印加する場合、異
なる回路１のフリップフロップ１２は、任意の接続状態
をとることができ、すなわち、以前に与えられた指令と
は無関係に持続開閉信号が生じるか、生じない状態にな
る。そのような場合に、いずれのユニットが閉路および
開路しているかを、中央装置が確認し得るようにするた
め、スイッチ１０の開閉状態を調べ、従って例えばスイ
ッチ１０、またはこのスイッチ１０のすぐ前後に接続さ
れた導線を通して電流が流れているか否かを調べるセン
サ２５を、各ユニット７が包含している。スイッチ１０
が閉路した場合、センサ２５が論理値“１′′に相当す
る信号を送出するようにすることができ、この信号が導
線２６を通ってＡＮＤゲート２７の一方の入力端子に供
給され、その他方の入力端子には、リバースカウンタ３
の゛０″出力端子から送出された制御信号が供給される
。ＡＮＤゲート２７の出力信号は、出力端子Ａ２を通し
て例えば回路１を中央装置に接続するケーブルの心線に
供給される。この場合、総ての出力端子Ａ２を、同一の
ケーブル心線に接続することができ、そのようにした場
合、該当するアドレス可能回路ｌが呼び出されており、
そのアドレス認識回路３が制御信号を発生する場合にだ
け、ＡＮＤゲート２７が、スイッチ１０の開閉状態を表
わす信号を出力端子Ａ２に起生ずる。このようにして、
中央装置は、個々のユニットがいずれの接続状態にある
かを順番に調べることができ、場合に応じて、指令され
た接続状態との差を補正することができる。

第１図に示された実施態様と異なり、ユニット７を、例
えば自己保持継電器から構成することも可能であり、こ
の継電器の開閉接点はスイッチｌＯに相当し、この継電
器の自己保持装置は開閉信号記憶回路を構成する。この
場合、フリップフロップ１２は省くことができ、継電器
の開閉入力端子は、ＡＮＤゲート１４の出力信号によっ
て、直接またはドライバを介して駆動することができる
。

第２図には、第１図に示すパルス長さ弁別器２０の純粋
なディジタル形式の実施態様が示されている０反転形シ
ュミット・トリガ回路１８から到来した入力パルスが、
論理値″０′°で作動する発振器３０のレリーズ入力端
子に供給され、これによって発振器３０が例えば１００
ＫＨｚの周波数で振動を開始する。この発振器３０の出
力パルスは、リセット入力端子が同様に反転形シュミッ
ト・トリが回路１８の出力端子と接続された二進カウン
タ３１の計数入力端子に達し、従ってパルス長さ弁別器
２０に対する入力パルスが生じた際に、二進カウンタ３
１がクリヤされる。

この場合、二進出力端子Ｑ、ないしＱｓの後に、４個の
インバータ３２ないし３５と、夫々５つの入力端子を備
えたＡＮＤゲート３６ないし４１が接続されており、こ
れら５つの入力端子は、ＡＮＤゲート３６が計数値９、
ＡＮＤゲート３７が計数値１１、ＡＮＤゲート３８が計
数値１９、ＡＮＤゲート３９が計数値２１、ＡＮＤゲー
ト４０が計数値２９およびＡＮＤゲート４１が計数値３
１を走査するように、二進出力端子Ｑ１ないしＱｓ、お
よび二進出力端子Ｑ１ないしＱｓの信号を反転するイン
バータ３２ないし３５に接続されている。従って、二進
カウンタ３１が、９０ｇ５，１１０ｕＬｓ、１９０ｇ５
，２１０ｇ５．３１０牌Ｓの時間の間、計数を行った際
に、ＡＮＤゲート３６ないし４１の出力端子に夫々正の
電圧パルスが生じる。

さらに、パルス長さ弁別器２０は３つのＤ−フリップフ
ロップ４５．４６および４７を備え、その場合、Ｄ−７
リツプフロツプ４５のタイミング信号入力端子はＡＮＤ
ゲート３６の出力端子に接続され、Ｄ−フリップフロー
２プ４６のタイミング信号入力端子はＡＮＤゲート３８
の出力端子と接続され、Ｄ−フリップフロップ４７のタ
イミング信号入力端子はＡＮＤゲート４０の出力端子と
接続されているゆフリップフロップ４５ないし４７のＤ
入力端子は、夫々正の電圧に接続されている。

夫々のＤ−フリップフロップ４５ないし４７にＯＲゲー
ト４８．４９および５０が設けられ、その場合、８該Ｏ
Ｒゲートの出力が、これらに所属するフリップフロップ
のリセット入力端子を駆動する。ＯＲゲート４８の一方
の入力端子はＡＮＤゲート３７の出力端子と接続され、
ＯＲゲート４９の一方の入力端子はＡＮＤゲート３９の
出力端子と接続され、ＯＲゲート５０の入力端子はＡＮ
Ｄゲート４１の出力端子とｔｎｈｌされている。

０Ｒゲー）　４８．４９および５０の夫々の第２入力端
子は遅延要素５１の出力端子に接続され、遅延要素５１
の入力端子には１反転形シュミット・トリガ回路１８か
ら送出されたパルスが供給される。Ｄ−フリップフロッ
プ４５．４６および４７の夫々のＱ出力端子は、所属す
るＡＮＤゲート５２．５３および５４０入力端子を駆動
し、それらのＡＮＤゲートの第２入力端子には、反転形
シュミット令トリガ回路１８から送出されたパルス長さ
弁別器の入力パルスが直接供給される。

ＡＮＤゲート５２の出力端子は、第１図に示された導線
２１に接続され、ＡＮＤゲート５３の出力端子は導線２
２に接続され、ＡＮＤゲート５４の出力端子は、導線２
３に信号を供給する。

パルス長さ弁別器の入力端子に負の入力パルスが生じる
と１発振する発振器３０および発振器パルスを計数する
二進カウンタ３１がリセットされるだけでなく、同時に
ＡＮＤゲート５２．５３および５４が阻止される。入力
パルスの前部フランクが生じた後、９０ｇ５が経過する
と、ＡＮＤゲート３６の出力端子に論理値“１°”が生
じ、その際に生じる上昇フランクがＤフリップフロップ
４５をセットし、従ってそのＱ出力端子に論理値゛ｌ′
が生じる。しかしながら、パルス長さ弁別器２０の入力
端子に負の入力パルスが供給されている間、ＡＮＤゲー
ト５２が阻止状態を持続し、従って導線２１に存在する
論理値″Ｏ”は変化しない、入力パルスが１００ｇ５よ
り永く持続すると、この時点においてＡＮＤゲート３７
の出力端子に論理値゛１°′が生じ、これはＯＲゲート
４８を介してＤフリップフロップ４５をリセー、トする
ため、このフリップフロップのＱ出力端子に再び生じた
論理値“Ｏパが、ＡＮＤゲート５２をさらに明止し、従
ってその出力端子すなわち導線２１に、何らかの変化が
生じる。

同じことが、１９０ｐＳおよび２１０ｐｓ後に、ＡＮＤ
ゲート３８，３９．Ｄフリップフロップ４６、ＯＲゲー
ト４９およびＡＮＤゲート５３の出力端子において行わ
れ、２９０ＩＬｓおよび３１０用Ｓ後に、ＡＮＤゲート
４０．４１、Ｄフリ、プフロップ４７、ＯＲゲート５０
およびＡＮＤゲート５４の出力端子において行われる。

しかしながら、入力パルスの場合、例えば１０５ｐｓの
長さのアドレスパルスが入力されると、確かにＤフリッ
プフロップ４５は９０ｐＬｓ後にＡＮＤゲート３６によ
ってセー、トされるが、パルス端に生じる論理値“１”
によって発振器３０が保持され、二進カウンタ３１がリ
セットされるため、ＡＮＤゲート３７は論理値“１°゛
を起生ずることができない。この時点に、セットされた
Ｄフリップフロップ４５のＱ出力端子に論理値“１′′
が存在するため、入力パルスの終端において生じた論理
値“１”を、遅延要素５１がその出力端子に送出し、こ
れによってＯＲゲート４８を介してＤフリップ７ａツブ
４５をリセットするまでの間、ＡＮＤゲート５２の双方
の入力端子に論理値°“１″が供給され、ＡＮＤゲート
５２の出力信号として導線２１に供給される。その場合
、このフリップフロップのＱ出力端子が再び論理値″゛
０°°になり、ＡＮＤゲート５２が再び阻止される。

入力パルスの終端が９０ｇ５ないし１１０ｐｓの時間間
隔内に生じる事実に基づいて、ＡＮＤゲート５２は、時
間的な長さが遅延要素５１の遅延時間によって与えられ
るパルスを導線２１に供給している。パルス長さ弁別器
２０の入力パルスの終端が、１９０ｐｓないし２１０ｐ
ｓの間、および２９０ｇ５ないし３１０ＪＪ、Ｓの間に
低下する場合、そのようなパルスが導線２２および２３
に同様に生じる。

第３図に示されたパルス長さ弁別器の実施例は、第２図
に示す実施例と同様に、３つのＤフリップフロップ４５
．４６．４７．３つのＯＲゲート４８，４９，５０．３
つのＡＮＤゲート５２．５３．５４および遅延要素５１
を包含し、これらは第２図に関連して説明したように、
同様に互に接続され機能する。

これらの２つの実施例の主要な相異点は、第３図による
実施態様の場合、時間間隔がディジタル形式ではなく、
アナログ回路６０ないし６５によって定められる点であ
る。総てのこれらのアナログ回路は同様に構成されてい
るため、それらの構造および動作を、回路６０だけにつ
いて次に説明する。

回路６０は、時間決定要素として、充電抵抗６６および
コンデンサ６７からなるＲＣ回路を備えている。これら
の２つの要素は互に直列に接続され、この直列回路を構
成する充電抵抗６６の一方の端部は、導線６８と接続さ
れ、この導線に、インバータ６９によって反転したパル
ス長さ弁別器２０の入力パルスが生じる。ＲＣ回路６６
゜６７の他方の端部を形成するコンデンサ６７の端子は
接地されている。充電抵抗６６とコンデンサ６７との接
続点にシュミット・トリガ回路７０の入力端子が接続さ
れ、その出力は、アナログ回路６０．６２，６．４では
、これに所属するＤフリップフロップ４５，４６．４７
のタイミング入力端子を駆動し、アナログ回路６１，６
３．６５の場合は、ＯＲゲート４８．４９．５０の第２
入力端子およびその出力端子を介して、所属するＤフリ
ップフコツブのリセット入力端子を駆動する。

各コンデンサ６７と並列に、可制御スイッチ７２および
このスイットと直列に接続された放電抵抗７３が接続さ
れている。スイッチ７２の制御入力端子は、導１ａ６８
と直接接続され、ここでは、スイッチ７２が通常導線６
８に作用する論理値“０”によって閉路状態に保持され
、パルス長さ弁別器２０の入力パルスが生じた際に導線
６８に現われる論理値“１′によって回路されると仮定
する。

種々のアナログ回路９０ＪＬｓ、１１０ルＳ。

１９０ｐｓ、２１０ｇ５，２９０ｇ５，３１０ｇ５のシ
ュミット・トリガ回路７０が、導線６８上における正電
圧パルスの発生後、このパルスが充分長く印加された際
に作動するように、充電抵抗６６およびコンデンサ６７
の値が選択される。

そのようなパルスが起生ずると、先ず全体のスイッチ７
２が開路される（この閉路により）コンデンサ６７は確
実に完全に放電された状態にあったもの）。その場合、
導線６８にある論理値”　１　”は、充電抵抗６６を介
してコンデンサ６７を充電するように作用する。適当な
時定数によって設定された上記時間後に、夫々所属する
シュミット争トリガ回路７０の作動レベルを超過し、従
ってこの出力端子が正の出力信号を送出し、これによっ
て、第２図において述べられた実施例と同様に、ＡＮＤ
ゲート３６ないし４１の出力信号によってフリップフロ
ップ４５ないし４７がセットまたはリセットされる。入
力パルスが消滅し、導線６８に論理値“０′°が再び生
じると、スイッチ７２が閉路され、コンデンサ６７が抵
抗７３を経て放電する。抵抗７３の抵抗値は、抵抗６６
の最小抵抗値より著しく小さく選択されているため、総
てのＲＣ回路６６．６７は、充電より極めて速く放電す
る。これは、パルス長さ弁別器の入力パルスが短い間隔
で互に連続する場合でも、確実な時間決定を可能にする
。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック結線図、第２
図は第１図に示す装置を構成するパルス弁別器をディジ
タル形式で構成した場合の実施例を示すブロック結線図
、第３図はパルス弁別器をアナログ形式で構成した場合
の別の実施例を示すブロック結線図である。 ■・・・アドレス可能回路。 ２・・・アドレス記憶装置。 ３・・・アドレス認識回路（後退カウンタ）。 ４・・・ジャンパ。 ７・・・開閉可能ユニット。 １２・・・開閉信号記憶回路 （フリップフロップ）。 １４・・・開閉指令回路（ＡＮＤゲート）。 ２０・・・パルス長さ弁別器。 ２７・・・検査回路（ＡＮＤゲート）。 ３０・・・発振器。 ３１・・・二進カウンタ。 ３６ないし４１・・・復号ゲート （ＡＮＤ　　ゲー　ト）。 ４５．４６．４７・・・データウィンドウ回路（Ｄフリ
ップフロップ）。 ５２．５３．５４・・・パルス終端部走査回路（ＡＮＤ
ゲート）。 ６０ないし６５・・・アナログ回路。 ６６・・・充電抵抗。 ６７・・・充電コンデンサ。 ７０・・・シュミド争トリガ回路。 ７２・・・可制御スイッチ。 Ｅ・・・共通入力端子。 Ｔ・・・計数入力端子。 ＰＩ−Ｐｍ　・・・プログラミング入力端子。 ＰＥ・・・セット入力端子。 出願人　ミテック　モデネル　インドゥストリーテヒニ
ーク　ゲーエムベーハー 代理人　弁理士　加藤朝道（他１名） 手続補正書（自発） 昭和６１年９月７日

Claims (1)

1. 【特許請求の範囲】 １）特に、ケーブルによって相互間および中央装置と接
   続され、この中央装置から個々に呼び出し可能な測定装
   置の測定ユニットおよび／または呼び出しユニットに使
   用するアドレス可能回路であって、該回路は、 回路を表わすアドレスを記憶するアドレス記憶装置と、 符号化された電気パルスの形態で回路に供給されたアド
   レスと記憶されているアドレスとを比較し、入力された
   アドレスと記憶されているアドレスとが一致した場合に
   制御信号を送出するアドレス認識回路とを備え、 その場合、機能がアドレス信号と異なる少くとも１つの
   別の信号形態が、電気パルスの形式でアドレス可能回路
   に伝送される形式のものにおいアドレス信号を構成する
   パルスが、別の信号形態を構成するパルスと区別可能で
   あり、少くとも２つのパルス形態が回路（１）の共通の
   入力端子（Ｅ）に供給され、回路（１）の共通の入力端
   子の後にパルス弁別器（２０）が接続され、このパルス
   弁別器（２０）はアドレスパルスをアドレス認識回路（
   ３）のアドレス入力端子（Ｔ）に供給し、アドレス認識
   回路（３）は、少くとも１つの別の信号形態を形成する
   異なる用途のパルスを供給することを特徴とするアドレ
   ス可能回路。 ２）セット信号の少くとも１つの別の信号形態が形成さ
   れ、これによってアドレス認識回路（３）が待機状態に
   されることを特徴とする特許請求の範囲第１項記載のア
   ドレス可能回路。 ３）アドレス可能回路（１）によって制御される開閉可
   能ユニット（７）に対する開閉指令信号の少くとも１つ
   の別の信号形態が形成され、回路（１）が少くとも１つ
   の開閉指令回路（１４）を包含し、この回路（１４）は
   、回路（１）にパルス状の開閉指令信号が供給され同時
   にアドレス認識回路（３）が制御信号を送出した場合に
   、開閉可能ユニット（７）のパルス状開閉信号を送出す
   ることを特徴とする特許請求の範囲第１項または第２項
   記載のアドレス可能回路。 ４）特に、ケーブルによって相互間および中央装置と接
   続され、この中央装置から個々に呼び出し可能な測定装
   置の測定ユニットおよび／または呼び出しユニットに使
   用するアドレス可能回路であって、該回路は、 回路を表わすアドレスを記憶するアドレス記憶装置と、 符号化された電気パルスの形態で回路に供給されたアド
   レスと記憶されているアドレスとを比較し、入力された
   アドレスと記憶されているアドレスとが一致した場合に
   制御信号を送出するアドレス認識回路とを備え、 その場合、機能がアドレス信号と異なる少くとも１つの
   別の信号形態が、電気パルスの形式でアドレス可能回路
   に伝送される形式のものにおいて、 アドレス可能回路（１）によって駆動される開閉可能ユ
   ニット（７）に対する開閉指令信号の少くとも１つの別
   の信号形態が形成され、回路（１）が少くとも１つの開
   閉指令回路（１４）を包含し、この回路（１４）は、回
   路（１）にパルス状の開閉指令信号が供給され同時にア
   ドレス認識回路（３）が制御信号を送出した場合に、開
   閉可能ユニット（７）のパルス状開閉信号を送出するこ
   とを特徴とするアドレス可能回路。 ５）アドレス信号を形成するパルスと別の信号形態を形
   成するパルスとを識別することが可能であり、少くとも
   ２つのパルス形態が回路（１）の共通の入力端子（Ｅ）
   に供給され、回路（１）の共通の入力端子の後にパルス
   弁別器（２０）が接続され、このパルス弁別器（２０）
   はアドレスパルスをアドレス認識回路（３）のアドレス
   入力端子（Ｔ）に供給し、アドレス認識回路（３）は、
   少くとも１つの別の信号形態を形成する異なる用途のパ
   ルスを供給することを特徴とする特許請求の範囲第４項
   記載のアドレス可能回路。 ６）セット信号の第２の別の信号形態が形成され、これ
   によってアドレス認識回路（３）が待機状態にされるこ
   とを特徴とする特許請求の範囲第４項または第５項記載
   のアドレス可能回路。 ７）第２の別のパルス形態を形成するパルスが、アドレ
   ス信号を形成するパルス、および第１の別の信号形態を
   形成するパルスと、識別可能であり、総ての３つのパル
   ス形態が回路（１）の共通の入力端子（Ｅ）に供給され
   、回路（１）の共通の入力端子（Ｅ）の後にパルス弁別
   器（２０）が接続され、このパルス弁別器（２０）が、
   アドレスパルスをアドレス認識回路（３）のアドレス入
   力端子（Ｔ）に供給し、セットパルスをアドレス認識回
   路（３）のセット入力端子（ＰＥ）に供給し、開閉指令
   信号パルスを開閉指令回路（１４）に供給することを特
   徴とする特許請求の範囲第５項または第６項記載のアド
   レス可能回路。 ８）パルスが夫々異なる時間的な長さを有し、パルス弁
   別器（２０）がパルス長さ弁別器であることによって、
   種々のパルス形態が互に識別可能であることを特徴とす
   る特許請求の範囲第１項ないし第７項のいずれかに記載
   のアドレス可能回路。 ９）開閉信号パルスが、同時にアドレスパルスとしても
   使用されることを特徴とする特許請求の範囲第１項ない
   し第８項のいずれかに記載のアドレス可能回路。 １０）開閉信号記憶回路（１２）が設けられ、この回路
   が能動状態にされ、この回路（１２）に開閉指令回路（
   １４）の開閉信号が非能動状態で供給された場合、能動
   状態において開閉信号記憶回路（１２）が、開閉可能ユ
   ニット（７）を設定可能な開閉状態に保持する接続開閉
   信号を送出し、開閉信号記憶回路（１２）に開閉指令回
   路 （１４）の開閉信号が能動状態において供給された場合
   に、開閉信号記憶回路（１２）が能動状態から非能動状
   態にされることを特徴とする特許請求の範囲第３項ない
   し第９項のいずれかに記載のアドレス可能回路。 １１）アドレス認識回路（３）はプログラマブルリバー
   スカウンタであり、そのプログラミング入力端子（Ｐ＿
   １、・・・Ｐ＿ｍ）における配線（４）がアドレス記憶
   装置（２）を構成し、リバースカウンタの計数入力端子
   （Ｔ）がアドレス入力端子を構成し、リバースカウンタ
   のセット入力端子（ＰＥ）が設定入力端子を構成し、リ
   バースカウンタの“０”出力端子に制御信号が生じるこ
   とを特徴とする特許請求の範囲第１項ないし第１０項の
   いずれかに記載のアドレス可能回路。 １２）開閉指令回路（１４）がＡＮＤゲートであり、そ
   の入力端子に開閉指令信号が供給され、その他方の入力
   端子に制御信号が供給されることを特徴とする特許請求
   の範囲第３項ないし第１１項のいずれかに記載のアドレ
   ス可能回路。 １３）開閉信号記憶回路（１２）がフリップフロップで
   あり、そのタイミング信号入力端子に開閉指令回路（１
   ４）の開閉信号が供給されることを特徴とする特許請求
   の範囲第１０項ないし第１２項のいずれかに記載のアド
   レス可能回路。 １４）パルス長さを識別するパルス長さ弁別器（２０）
   が時間長さ応答回路（４５、４６、４７）を備え、これ
   によって、パルス終端部の起生を検出する回路（５２、
   ５３、５４）が、パルス長さ弁別器（３）に対する各入
   力パルスの始点から当該パルス長さに対する設定可能な
   下限値時間の経過後に能動化され、入力パルスの始点か
   ら当該パルス長さに対する設定可能な上限値時間の経過
   後に非能動化されることを特徴とする特許請求の範囲第
   ８項ないし第１３項のいずれかに記載のアドレス可能回
   路。 １５）時間長さ応答回路（４５、４６、４７）は下限値
   時間の経過後にセットされ上限値時間の経過後にリセッ
   トされるフリップフロップであり、パルス終端部を走査
   する回路（５２、５３、５４）はＡＮＤゲートであり、
   その一方の入力端子はセットされたフリップフロップに
   よって開放されリセットされたフリップフロップによっ
   て阻止され、ＡＮＤゲートの他方の入力端子は各入力パ
   ルスの終端部の直後に論理値“１”が一時的に供給され
   ることを特徴とする特許請求の範囲第１４項記載のアド
   レス可能回路。 １６）パルス長さ弁別器（２０）の各入力パルスの始点
   によって発振する発振器（３０）と、各入力パルスの期
   間中に生じる発振器パルスを計数するカウンタ（３１）
   と、復号ゲート（３６ないし４１）とによって、限界値
   時間が決定され、その各限界値時間が復号され、発振器
   （３０）の周波数の逆数によって当該限界値時間を乗じ
   て得られるカウンタ（３１）の計数値に到達した際、所
   属する時間長さ応答回路（４５、４６、４７）に対する
   セット信号またはリセット信号を送出することを特徴と
   する特許請求の範囲第１４項または第１５項記載のアド
   レス可能回路。 １７）限界値時間がアナログ回路（６０ないし６５）に
   よって決定され、夫々のアナログ回路はＲＣ回路（６６
   、６７）を包含し、ＲＣ回路の時定数が夫々の限界値時
   間を決定し、ＲＣ回路の充電コンデンサ（６７）が、パ
   ルス長さ弁別器（２０）の各入力パルスの発生によって
   開始されて充電され、充電電圧が所定のしきい値に達し
   た際にシュミット・トリガ回路（７０）をトリガし、こ
   のシュミット・トリガ回路が、所属するデータウィンド
   ウ回路（４５、４６、４７）に対するセット信号または
   リセット信号を送出することを特徴とする特許請求の範
   囲第１４項または第１５項記載のアドレス可能回路。 １８）各充電コンデンサ（６７）と並列に可制御スイッ
   チ（７２）が設けられ、これによって、充電コンデンサ
   （６７）が各入力パルスの終端部において、充電コンデ
   ンサの充電時定数より短い時定数で放電されることを特
   徴とする特許請求の範囲第１７項記載のアドレス可能回
   路。 １９）アドレス可能回路が検査回路（２７）を包含し、
   この回路に、開閉可能ユニット（７）の開閉状態を表わ
   す信号が供給され、アドレス認識回路（３）が制御信号
   を送出する場合にだけ、前記信号を回路（１）の検査信
   号出力端子（Ａ＿２）に導出することを特徴とする特許
   請求の範囲第１項ないし第１８項のいずれかに記載のア
   ドレス可能回路。 ２０）検査回路（２７）はＡＮＤゲートであり、その一
   方の入力端子に開閉可能ユニット（７）の開閉状態を表
   わす信号が供給され、その他方の入力端子に制御信号が
   供給されることを特徴とする特許請求の範囲第１９項記
   載のアドレス可能回路。 ２１）セット信号を形成するパルスが、開閉指令信号を
   形成するパルスより時間的に長い長さを有し、開閉指令
   信号を形成するパルスは、アドレス信号を形成するパル
   スより時間的に長い長さを有することを特徴とする特許
   請求の範囲第８項ないし第２０項のいずれかに記載のア
   ドレス可能回路。