JPS6252958A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体技術さらには半導体装置における容
量およびダイオードの形成に適用して有効な技術に関し
、例えばバイポーラ型スタティックＲＡＭにおけるメモ
リセルの形成に利用して有効な技術に関する。

［背景技術］ 従来、バイポーラ型メモリのメモリセルの構成としては
、第７図に示すようなエミッタ結合形メモリセルが一般
的であった。これに対し、第７図に示すセル内のダイオ
ードｄｌ＋ｄ２と並列にコンデンサＣ１ｐｅ２を接続す
ることにより、読出し速度の高速化を図るとともにメモ
リセルの動作余裕度を向上させて耐α線強度を高くする
ようにしたメモリセル（第５図参照）が提案されている
（特開昭５３−４３４８５号）。

上記出願の実施例には、ダイオードｄｌｙｄ２をショッ
トキバリアダイオードで形成し、かつこれと並列に接続
されるコンデンサをショットキバリアダイオードの寄生
容量で形成したものが示されている。しかしながら、こ
のショットキバリアダイオードの寄生容量を利用して並
列なコンデンサを形成する方法にあっては、コンデンサ
として比較的大きな容量が必要であるため、ショットキ
バリアダイオードの占有面積が大きくなる。また、同一
ショットキバリアダイオードで順方向電圧と容量を独立
に制御することは困難であるため、最適値を設定するこ
とが困難であった。その結果、バイポーラメモリの高集
積化が難しいという欠点があった。

そこで、エミッタ結合形メモリセルにおけるショットキ
バリアダイオードと並列に接続されるコンデンサとして
、遷移金属の酸化物を誘電体として用いたものを利用す
ることにより、メモリセルの占有面積を低減できるよう
にした発明が提案されている（特開昭５９−１４９０４
７号）。

しかしながら、この発明に示されている実施例では、第
８図に示すように同一の半導体領域１０の片側の表面に
陽極電極２５を接触させて、ショットキバリアダイオー
ドを形成する。そして、残る反対側の半導体領域ｌＯの
表面には遷移金属酸化物からなる絶縁膜１７を形成し、
その上に上記陽極電極２５を延設させることによってコ
ンデンサを形成している。このような同一半導体領域ｌ
Ｏ上にショットキバリアダイオードとコンデンサを形成
する方法にあっては、所望の順方向電圧Ｖ２を有するシ
ョットキバリアダイオードを形成するために、不純物濃
度を低くしてやる必要がある。

しかし、半導体領域１０の濃度を下げると、コンデンサ
の部分ではコンデンサと直列に抵抗が入ることになるた
め、読出し速度が遅くなってしまう。

一方、半導体領域１０の不純物濃度を高くして、コンデ
ンサと直列に入る抵抗成分の抵抗値を下げるようにする
と、ショットキバリアダイオードの側では所望の周方向
電圧が得られなくなるという不都合がある。

上記の場合、並列なダイオードとコンデンサを半導体基
板上の別々の位置に互いに独立して形成するようにすれ
ば、比較的容易に各々メモリセルにとって最も適した特
性を有するようにさせることができる。しかし、そのよ
うにすると１分離領域の分だけ占有面積が大きくなって
、集積度が低下してしまう。

［発明の目的］ この発明の目的は、半導体装置の集積度を低下させるこ
となく、しかも比較的簡単なプロセスによって、各々所
望の特性を有する安定性の高いダイオードとコンデンサ
を形成できるような半導体装置の製造方法を提供するこ
とにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、半導体基板内の高濃度埋込層の上に形成され
た半導体領域の一部に、他の部分よりも不純物濃度の高
い高濃度半導体領域を形成し、この高濃度半導体領域の
表面には遷移金属の酸化物からなる薄い絶縁膜を介して
高融点金属からなるコンデンサの電極層を形成した後、
上記高濃度半導体領域以外の同−半導体領域上の絶縁膜
にコンタクトホールを形成してからφＢの小さなメタル
シリサイドからなる電極層を形成し、しかる後。

このメタルシリサイドからなる電極層の上からコンデン
サの電極層の上にかけてショットキバリアダイオードの
バリア電極層を形成するようにすることによって、同一
の半導体領域上に別々にダイオードとコンデンサを形成
させる。これによって半導体装置の集積度を低下させる
ことなく、しかも比較的簡単なプロセスにより、各々所
望の特性を有する安定性の高いダイオードとコンデンサ
を形成できるようにするという目的を達成するものであ
る。

以下図面を用いてこの発明を具体的に説明する。

［実施例］ 第１図には、本発明をエミッタ結合形メモリセルにおい
て負荷抵抗と並列に接続されるショットキバリアダイオ
ードおよびコンデンサの形成に適用した場合の一実施例
が示されている。

Ｐ型車結晶シリコンのような半導体基板１の上には、周
囲をトレンチアイソレーション領域のような分離領域９
で囲まれた高濃度のＮ＋型埋込層２が形成されている。

Ｎ＋型埋込層２上には、低濃度のＮ型半導体領域１１と
高濃度のＮ＋型半導体領域１２がそれぞれ形成されてい
る。

半導体基板１の表面上に形成された絶縁膜１３と１４に
は、上記高濃度Ｎ＋型半導体領域１２に対応した位置に
開口部１５が形成されている。この開口部１５の内側か
らその周縁にかけては、り〉′タルオキサイド（Ｔａ２
０５）のような遷移金り酸化物からなる誘電率の高い絶
縁膜１７の上に、タングステンやモリブデンのような高
融点金属もしくはそれらのシリコン化合物（ＷＳｉ、Ｍ
ｏ５ｉ）等からなる電極層１８が形成され、この電極層
１８とＮ＋型半導体領域１２との間に、単位面積当りの
静電容量の大きなコンデンサが構成されている。

一方、Ｎ＋型埋込層２上の低濃度Ｎ型半導体領域１１表
面の絶縁膜４，１３．１４には、比較的小さなコンタク
トホール２０が形成され、このコンタクトホール２０の
内側の半導体領域１１の表面には、白金もしくはパラジ
ウムのような金属を蒸着してから熱処理を施すことによ
り形成されたＰｔＳｉ、Ｐｊ２ＳｉのようなφＢの小さ
なメタルシリサイドからなる電極層２１が設けられてい
る。

さらに、この実施例では、上記コンデンサの側の電極層
１８の上（電極層１８の外側では絶縁膜１４の上）に、
ＰＳＧ　（リン・シリケート・ガラス）膜のような絶縁
膜１９が形成され、この絶縁膜１９には、上記電極層１
８と２１に対応して開口部２２が形成されている。そし
て、上記開口部２０の内側の電極層２１の表面に接触す
るように、チタンタングステン（ＴｉＷ）やＴｉＮ、Ｔ
ｉ５ｌのようなチタンを含む金属化合物からなるバリア
電極層２３が形成されて、ショットキバリアダイオード
が構成されている。このバリア電極層２３の一端は上記
コンデンサの上方まで延設され、」−記聞口部２２にて
コンデンサの電極層１８に接触されている。また、上記
バリア電極層２３の上にはアルミニウム層２４が形成さ
れ、バリア電極層２３とアルミニウム層２４とによって
、ショットキバリアダイオードの陽極側電極とコンデン
サの一方の電極との接続が行なわれている。

上記実施例においては、トレンチアイソレーション領域
９で囲まれたＮ＋型埋込層２の上に、電極構造の異なる
コンデンサとショットキバリアダイオードが形成されて
いる。そのため、コンデンサとショットキバリアダイオ
ードをそれぞれ別個の位置に形成する場合に比べて、分
離領域の分だけ高集積化が可能となる。しかも、各々電
極構造が異なるので、コンデンサの部分では例えば特性
劣下につながる耐熱性を良くするような電極材料を用い
、またショットキバリアダイオードの部分では電流−電
圧特性が最もメモリセルに適した特性を示すような電極
材料を使用する。これにより。

同一電極を有するコンデンサとダイオードに比べて、各
素子の特性を各々独立に向上させることができ、従来の
ように一方の特性を向上させようとすると、他方の素子
の特性が悪くなるというようなことがない。

また、上記実施例では、コンデンサが形成される半導体
領域１２の不純物濃度が、ダイオードが形成される半導
体領域１１の不純物濃度よりも高くされている。従って
、ダイオードの部分では半導体領域１１を低濃度に抑え
ることにより所望の順方向電圧Ｖアを得ることができる
。しかも、コンデンサの部分では半導体領域１２の濃度
を高くすることにより、コンデンサと直列に接続される
抵抗の値を小さくすることができる。これによって、コ
ンデンサの高周波特性が良好になる。

上記実施例では、コンデンサが形成される半導体領域１
２とダイオードが形成される半導体領域１１の下端がＮ
＋型埋込層２に接触されている。

そのため、コンデンサとダイオードの並列接続を簡単に
行なえるとともに、このＮ＋型埋込層２を第６図に示す
マルチエミッタ・トランジスタｑ１（もしくはｑ２）ト
ランジスタのコレクタ領域としてのＮ＋型埋込層２に連
続させてやれば、トランジスタｑｘ　　（（１２）と、
コンデンサｃ１　　（ｃ２）およびダイオードｄ、（ｄ
２）とを接続するための配線抵抗を減らすことができる
。

さらに、上記実施例では、コンデンサの電極層１８とし
て高融点金属を用いているので、耐熱性に優れ、プロセ
スの途中で加えられる熱から非常に薄く形成された誘導
体としての絶縁膜１７を保護して、電極層１８と絶縁膜
（Ｔａ２ｅｓ）１７どの反応を防止できる。また、特に
電極層１８としてタングステンを、また絶縁膜１７とし
てタンタルオキサイドを用いた場合、タングステンはタ
ンタルオキサイドと非常に反応しにいくので、電極層１
８と下方の半導体領域１２との短絡が生じにくくなる。

また、上記実施例では、ショットキバリアダイオードの
電極接触用の開口部２０がトレンチアイソレーション領
域９の端部すなわちバーズビークの部分から離れた位置
に形成されている。従って。

分離領域のバーズビークを利用して自己整合的に開口部
２０を形成する場合に比べて、マスクの合せ余裕の分だ
け集積度が下がるおそれがある。しかしながら、基板表
面の絶縁膜に対する開口部は。

ドライエツチングを利用して形成すればかなり小面積に
形成してやることができる。

一方、上記開口部２０をバーズビークを利用してウェッ
トエツチングで形成すると、ウェットエツチングの条件
によって、開口部の面積が大きくばらついてしまう。し
かも、バーズビーク自体がその形成プロセスの条件によ
って成長の度合が異なるため、バーズビークを利用して
開口部を形成する場合には、開口部のばらつきが大きく
なる。

しかるに、ショットキバリアダイオードはその面積によ
って順方向電圧ｖ２が変動する。従って、ショットキバ
リアダイオードの面積すなわち開口部２０の大きさを小
さくするほどプロセスのばらつきによる順方向電圧ｖＦ
の変動が大きくなる。

そのため、バーズビークを利用して開口部を構成する方
法ではショットキバリアダイオードの面積をそれほど小
さくすることができない。

これに対し、上記実施例のようにバーズビークから離し
て開口部２０を形成しておけば、プロセスによる開口部
の面積すなわちｖ２のばらつきも小さくできる。

しかも、本発明者らが知得したところによると、ショッ
トキバリアダイオードを構成する半導体領域１１の表面
に接触される金属のφＢが小さければ、開口部２０の面
積をかなり小さくしてもメモリセルの動作に必要な所望
の順方向電圧Ｖ、が得られる。そこで、上記実施例では
、半導体領域１１の表面の電極層２１として、φＢが０
．９ａＶ以下の白金シリサイド（ＰｔＳｉ）やパラジウ
ムシリサイド（Ｐｄ、Ｓｉ）、ＰｔＡＱ−ＰｔＡＱ２を
用いることによって開口部２０の面積を小さくできるよ
うにしている。

従って、ドライエツチングによって小さな開口部２０を
形成してやれば、バーズビークを利用して開口部２０を
形成する場合に比べて集積度が下がることはなく、むし
ろ集積度を向上させることさえ可能となる。その上、プ
ロセスによる開口部２０の面積のばらつきもかなり小さ
くなるので、ショットキバリアダイオードの順方向電圧
■２のばらつきも小さくなる。

さらに、上記実施例では、ショットキバリアダイオード
のバリア電極２３がコンデンサ形成領域（１２）の上方
まで延設されているため、絶縁膜１９上からはがれにく
いという利点がある。すなわち、上記実施例の構造にお
いて、コンデンサの電極層１８とショットキバリアダイ
オードのバリア電極２３との接続を行なう場合、上記の
ごとくバリア電極２３を延設させる方法以外にも１例え
ばコンデンサの電極層１８をダイオードの上方へ延設さ
せてバリア電極層に接触させる方法と、上層のアルミニ
ウム層２４で直接コンデンサの電極層１８とバリア電極
２３間を接続する方法が考えられる。しかし、チタンタ
ングステンのようなチタンを含む金属もしくは半導体層
は、ＰＳＧ膜のような絶縁膜となじみ易いことが知られ
ている。

従って、上記実施例のように、バリア電極２３をコンデ
ンサの上方へ延設させて接続を図る方法が。

その接続用配線層の絶縁膜１９からのはがれのおそれは
最も少ないという利点がある。

なお、バリア電極２３をコンデンサ側へ延設して、コン
デンサの電極を兼ねるようにする方法も考えられる。し
かし、この方法は、タングステンのような高融点金属を
コンデンサの電極材料とした上記実施例に比べて、耐熱
性および誘電体としての絶縁膜（タンタルオキサイド層
）１７の保護の而で劣る。

また、上記実施例では、コンデンサの電極層１８の上に
ＰＳＧ膜のような絶縁膜１９が形成され、これに形成さ
れた開口部２２にて、ダイオードの側から延設されたバ
リア電極層２３が接触されるようになっている。これに
よって、配線形成用マスクの合せ余裕を小さくして高集
積化を図っても、配線間短絡による歩留りの低下が防止
される。

つまり、コンデンサの電極層１８の上に絶縁膜１９がな
い場合に、アルミ配線形成用マスクの合せ余裕を充分に
とらないと、マスクずれによってアルミのパターニング
の際に、第１図に破線で示すごとく、電極層１８とこれ
に隣接するアルミ配線Ａ２とし間隔が狭くなって短絡が
生しるおそれがある。これに対し、上記実施例では、コ
ンデンサの電極層１８の上に絶縁膜１９が形成されてい
るため、アルミ配線層間がプロセスで許容される最小寸
法に保たれている限り、多少マスクずれを起こしても、
アルミ配線層ＡＱとコンデンサの電極層１８との間は絶
縁膜１９で隔絶されるので、配線層間の短絡は生じない
。

次に、第１図に示すような構造のコンデンサおよびダイ
オードを形成するためのプロセスの一実施例を第２図を
用いて説明する。

先ず、Ｐ型車結晶シリコンからなる半導体基板１の表面
に、酸化シリコン膜等をマスクにして選択的にＮ型不純
物を導入して、Ｎ＋型埋込層２を形成する。Ｎ＋型埋込
層２の上には気相成長法によりＮ−型エピタキシャル層
３を形成した後、熱酸化を行なって酸化シリコン膜４を
形成する。それから、酸化シリコン膜４の上に窒化シリ
コン膜をＣＶＤ法等により被着した後、この窒化シリコ
ン膜をマスクにして素子の境界（コンデンサおよびダイ
オードの周囲）に相当する部分に、異方性ドライエツチ
ング等によって、上記Ｎ＋型埋込層２を貫通して半導体
基板１の表面まで達するような溝を構成する。溝の形成
法はこれに限定されずＳｉＯ２，レジスト等のマスクを
利用することも可能である。そして、溝の底部にイオン
打込み法によってＰ型不純物を導入して、チャンネルス
トッパ層５を形成する。

しかる後、熱酸化を行なって溝の内壁に酸化シリコン膜
を形成し、さらに必要に応じて窒化シリコン膜等の被着
を行なったりして、溝内に絶縁膜６を形成する。それか
ら、ポリシリコンを全面的に被着した後、エッチバック
を行なって絶縁膜５の内側の溝内にポリシリコン７を残
す。そして、熱酸化を行なってポリシリコン７の表面に
酸化シリコン膜８の蓋をしてから、マスクとなった窒化
シリコン膜を除去すると、トレンチアイソレーション領
域９によって分離された素子形成領域１０が形成されて
、第２図（Ａ）に示す状態となる。

次に、窒化シリコン膜等をマスクにして、コンデンサを
形成すべき部分のエピタキシャル層３内に、イオン打込
み法等によってＮ型不純物を導入し、Ｎ＋型埋込層２ま
で達するような高濃度のＮ“型半導体領域１２を形成す
る。しかる後、フォトレジスト被膜等をマイクにしてイ
オン打込法によって、ショットキバリアダイオードが形
成されるべきエピタキシャルＦＩＩ３内にＮ型不純物を
導入し、比較的低濃度のＮ型半導体領域１１を形成して
第２図（Ｂ）の状態となる。図面ではＮ型半導体領域１
１がＮ＋型埋込層２まで達しているが、必ずしもＮ＋型
埋込Ｍ２まで達する必要はない。

上記Ｎ＋型半導体領域１２は、第４図に示すトランジス
タのコレクタ引上げ口となるＮ＋型〒導体領域３３と同
時に形成することができる。これによってプロセスが簡
略か化される。

なお、この実施例では、ダイオードを形成するためのＮ
型半導体領域１１の構成をコンデンサを構成するための
Ｎ中型半導体領域１２の形成の後で行なっているが、Ｎ
＋型半導体領域１２の形成をＮ型半導体領域１１の形成
の後で行なうようにしてもよい、また、Ｎ−型エピタキ
シャル層のままにしておいてもよい。

第２図（Ｂ）の状態の後は、基板表面全体に窒化シリコ
ン膜１３とＰＳＧ膜１４をＣＶＤ法により全面的に被着
する。それから、ドライエツチングによって、上記Ｎ＋
型半導体領域１２に対応して上記ＰＳＧ膜１４とその下
の窒化シリコン膜１３に開口部１５を形成する。そして
、次に熱酸化を行なって、開口部１５の内側に露出され
た酸化シリコン膜４の上記エツチングによるダメージを
回復させる。しかる後、開口部１５の内側の酸化シリコ
ン膜４にこれよりもひと回り小さな開口部１６を形成し
て、第２図（Ｃ）の状態になる。

次に、前洗浄を行なってから、タンタルオキサイド（Ｔ
　ａ　２０５）のような絶縁膜１７を１０〜数百λ程度
の厚みで全面的に被着した後、熱処理を施す。これによ
って、Ｎ＋型半導体領域１２の表面の極めて薄い絶縁膜
１７に生じているピンホールが熱酸化膜で塞がれる。そ
れから、タングステンのような高融点金属からなる電極
層１８を全面的に被着した後、ドライエツチングによっ
て上記電極層（Ｗ層）１８とその下の絶縁膜（Ｔ　ａ　
２ｏ５膜）１７を選択的に除去し、Ｎ＋型半導体領域１
２の表面とその周縁にのみ電極層１８と絶縁膜１７を残
し、第２図（Ｄ）の状態となる。

しかる後、基板表面にＰＳＧ膜のような眉間絶縁膜１９
をＣＶＤ法により全面的に被着する。そして、熱処理を
行なって絶縁膜（ＰＳＧ膜）１９を焼き締めてから、シ
ョットキバリアダイオードが形成されるＮ型半導体領域
１１の表面の上記絶縁膜１９、ＰＳＧ膜１４．窒化シリ
コン膜１３゜および酸化シリコン膜４にコンタクトホー
ル２０を形成する。このコンタクトホール２０の形成は
、第４図に示すトランジスタの部分のベース、エミッタ
、コレクタの各領域に対するコレクタホール２０ｂ〜２
０ｅの形成と同時に行なうことができる。

コンタクトホール２０を形成した後は、基板上にパラジ
ウム（もしくは白金）を全面的に蒸着してから、約２０
０〜３００℃程度の温度で１０〜数十分間間熱処理を行
なう、すると、コンタクトホール２０の内側のＮ型半導
体領域１１の表面のパラジウムのみシリコンと反応して
パラジウムシリサイド（Ｐｄ２Ｓｉ）からなる薄い電極
層２１が形成される０次に、ウェットエツチングを行な
うと、コンタクトホール２０の内側の電極層（ＰｄｚＳ
ｉ層）２１以外の未反応パラジウムが除去されて、第２
図（Ｅ）の状態となる。

それから、コンデンサの部分の電極層（Ｗ層）１８に対
応して、その上の絶縁膜（ＰＳＧ膜）１９をドライエツ
チングによって選択的に除去して開口部２２を形成する
。そして、基板表面上にアルミニウム層２４を全面的に
被着する。しがる後、ドライエツチングによって、上記
アルミニウム層２４およびその下のチタンタングステン
層（２３）に対して同時にパターニングを行なって配線
層を形成すると、第１図に示す断面図と同じ状態となる
。

なお、上記状態の後は、アルミニウム層２４の上に窒化
シリコン膜やプラズマＣＶＤ法による酸化シリコン膜の
ような層間絶縁膜を形成し、これにスルーホールを形成
した後、二層目のアルミニウム層を被着する。それから
、パターニングを行ない、最後にファイナルパッシベー
ション膜を形成して完成状態とされる。

上記実施例のプロセスでは、コンデンサが形成されるＮ
＋型半導体領域１２の表面の薄い絶縁膜（Ｔａ２０５）
１７の上に高融点金属からなる電極層（Ｗ層）１８を形
成してから、ダイオードが形成されるＮ型半導体領域１
１の表面に、コンタクトホール２０を形成して電極層（
ＰｄｚＳｉ層）２１の形成を行なっている。そのため、
コンタクトホール２０を形成する際のエツチング液もし
くはエツチングガスによる絶縁膜（Ｔａ２０５）１７の
損傷を防止できる。また、電極！　（Ｗ層）１８が、Ｎ
型半導体領域１１の表面に蒸着されたパラジウムに熱処
理を施して電極層（Ｐｄ２Ｓｉ層）２１を形成する際に
加えられる熱等から、薄い絶縁膜（Ｔａ２０ｓ）１”／
を保護する作用をなす。

そのため、コンデンサの部分の耐熱性が向上され、電極
層（Ｗ層）１８と下方のＮ＋型半導体領域１２との短絡
も発生しにくくなる。

さらに、上記実施例のプロセスでは、コンデンサの電極
層（Ｗ層）１８の上に絶縁膜（ＰＳＧ膜）１９を形成し
、これに開口部２２を形成してこの開口部にてダイオー
ドの側から延設された電極層（ＴｉＷ層）２１をコンデ
ンサのｔｉ層１８に接触させるようにしている。そのた
め、配線形成用マスクの合せ余裕が少なくても、電極Ｍ
　（Ｗ層）１８とこれに隣接したアルミニウム配線層と
の短絡が防止され、歩留りが向上されるようになる。

しかも、上記実施例では、ダイオードの電極のコンタク
トホール２０をドライエツチングによって形成している
ので、コンタクトホール２０をかなり小さく形成するこ
とができる。そのためコンタクトホール２０を分灘領域
の端部から離して形成してもダイオードの占有面積は大
きくならない。

また、コンタクトホール２０が分離領域の端部を基準に
して形成される場合に比べて、開口面積が一定になりダ
イオードの特性のばらつきも小さくなる。

次に、上記のような構造のダイオードおよびコンデンサ
を、第５図に示すようなエミッタ結合形メモリセルに適
用した場合のメモリセルのレイアウトの一例について第
３図を用いて説明する。

第３図に示すようなレイアウトに従って配設された逆Ｓ
字状のメモリセルが複数個互いに隣接する左右のメモリ
セルと噛み合うような形で密接して配設されることによ
り、ワード線の方向に沿ったメモリ行が構成される。ま
た、このようなメモリ行が上下方向に複数行配設される
ことにより、マトリックス状のメモリアレイが構成され
る。

第３図において、符号５ＢＤ１，５ＢＤ２で示されてい
るのは、ショットキバリアダイオードｄ１、ｄ２の形成
領域で、このショットキバリアダイオード形成領域５Ｂ
Ｄ１．５ＢＤ２に隣接してコンデンサＣ１＋Ｃ２の形成
領域ＨＩ　Ｃ、ｒ　ＨｒＣ２が設けられている。また上
記ダイオード形成領域ＳＢＤ、、５ＢＤ２の一辺に、こ
れと連続するように抵抗ｒ２＋　ｒｌの形成領域Ｒ２，
Ｒ１が各々設けられている６実施例ではダイオード形成
領域５ＢＤＩ　　（ＳＢＤ２）とコンデンサ形成領域Ｈ
ｉＣ１（ＨｉＣ２）および抵抗形成領域Ｒ２（Ｒ１）は
全体としてＬ字状をなすように配設されている。上記シ
ョットキバリアダイオード形成領域Ｓ　Ｂ　Ｄ　１（Ｓ
　Ｂ　Ｄ　２　）からコンデンサ形成領域ＨｉＣ１（Ｈ
ｉＣ２）にかけて延設されたバリア電極層２３および一
層目のアルミニウム層２４が、抵抗形成領域Ｒ２（Ｒ］
）の上方にも延設されている。これによって、コンデン
サＣＩ　　（Ｃ２）の電極と、ショットキバリアダイオ
ードｄ１　（ｄ２）のアノード側端子および抵抗ｒ２　
（ｒｌ）の一方の端子との接続が行なわれる。

抵抗形成領域Ｒ２ｒ　Ｒ１に連続して、略し字状をなす
トランジスタ’Ｔ１＋　９２の形成領域Ｑ、＋Ｑ２が設
けられている。このトランジスタ形成領域Ｑ１．Ｑ２の
上記抵抗形成領域Ｒ２，Ｒ１との隣接部分には、ポリシ
リコン層ＰＳ１１＋　ＰＳ２、を介してデータ線り、Ｄ
に接続される一方のエミッタ領域Ｅ　１１　＋　Ｅ　２
１がそれぞれ形成されている。データＩＤ、Ｄは、一層
目のアルミニウム層により形成されている。

トランジスタ形成領域Ｑ１．Ｑ２の他端には、それぞれ
コレクタ引出し領域ＣＮ１．ＣＮ２が設けられている。

そして、このコレクタ引出し領域ＣＮ１．ＣＮ２に隣接
する反対側のトランジスタの形成領域Ｑ２．Ｑ１内にベ
ース・コンタクト六Ｂ２．Ｂ、がそれぞれ設けられてい
る。上記コレクタ引出し領域ＣＮ１．ＣＮ２は、特に制
限されないが、ポリシリコン層ＰＳ１２　＋　Ｐ　Ｓ２
２を介してベース・コンタクト六Ｂ２．Ｂ、の上に形成
されたベース引出し電極Ａ１１２．Ａ１２２に接続され
ている。これによって、トランジスタｑ１とｑ２のベー
ス・コレクタの交差結合が行なわれる。上記ベース引出
し電極Ａ　ｌ　１２　＊　Ａ　ｌ　２２は、一層目のア
ルミニウム層によって形成される。

さらに、上記コレクタ引出し領域ＣＮ、（ＣＮ２）とベ
ース・コンタクト六Ｂｌ　　（Ｂ２）との間には、第２
のエミッタ領域Ｅ１２　　（Ｅ２２）が設けられている
。このエミッタ領域Ｅ　１２　ｒ　Ｅ　２２の上には、
ポリシリコン層ＰＳ１３＋　ＰＳ２３がそれぞれ形成さ
れている。ポリシリコン層ＰＳ１３とＰＳ２３は、一層
目のアルミニウム層Ａ１３によって互いに接続されてい
る。Ｃ０ＮＴ、とＣ０ＮＴ、は、アルミニウム層Ａ１３
とポリシリコン層ＰＳ１３＋ＰＳ２３との接触穴である
。

上記のようなレイアウトに従って形成されたメモリセル
の上方に、データ線り、Ｄと直交するように、二層目の
アルミニウム層からなるワード線Ｗとスタンバイ電流１
ｓｔが流されるスタンバイ線ＳＴとが、互いに並行して
配設される。

上記ワード線Ｗには、スルーホールＴＨ１にてショット
キバリアダイオードｄ１　（ｄ２）のアノード端子とし
てのアルミニウム層Ａ１１１（Ａｔ２１）が接続される
。なお、アルミニウム層Ａ１２１は、隣接するメモリセ
ル内のショットキバリアダイオードｄ、のアルミニウム
層Ａｌ１．と一体に形成されることにより、ワード線Ｗ
に接続される。

一方、スタンバイ線ＳＴにはスルーホールＴＨ２にて、
第２エミツタＥ１２ｔＥ２２の共通接続アルミニウム層
Ａ１３が接触され、エミッタＥ１２またはＥ２□の一方
にスタンバイ電流が流れる。

さらに、上記のようなメモリセルの周縁および対称的な
素子の境界にトレンチ・アイソレージ目ン領域Ｔ−ＩＳ
Ｏが形成されて、素子間分離が行なわれている。すなわ
ち、第５図においてそれぞれ鎖線Ｆｌ、Ｆ２で囲まれて
いる素子が、それぞれトレンチ・アイソレーション領域
Ｔ−ＩＳＯによって囲まれてお互いに分離されている。

なお、第１図は第３図におけるＩ−Ｉ線に沿った断面を
示す。

第４図には、第３図におけるＩＶ−ＩＶ線に沿った断面
が示されている。

同図において、３１は第５図に示すメモリセルのトラン
ジスタｑｔ　　（もしくはｑ２）のベース領域となるＰ
＋型半導体領域、３２ａ、３２ｂはトランジスタｑ１　
（（１２）のエミッタ領域となるＮ＋型半導体領域、そ
して３３はトランジスタｑ１（（１２〕のコレクタ引上
げ口となるＮ＋型半導体領域である。

特に制限されないが、この実施例では、エミッタ領域３
２ａ直下と３２ｂ直下のベース厚を変えることにより、
各々のｈｒＥ（直流電流増幅率）が最適になるようにさ
れている。

また、ショットキバリアダイオードｄ１　（もしくはｄ
ｚ）を構成するＮ型半導体領域１１は、トランジスタ’
１１　（（１２）のコレクタ領域となるＮ１型埋込層２
の上に形成され、このＮ型半導体領域１１とベース領域
３１との間には、負荷抵抗ｒ２　（もしくはｒｌ）とな
る浅いＰ−型半導体領域３４が形成されている。Ｐ−型
半導体領域３４とＮ型半導体領域１１との境界には、ア
ルミ電極との接触抵抗を減らすため、Ｐ＋型半導体領域
３５が形成されている。

ショットキバリアダイオードｄ、（ｄ２）となるＮ型半
導体領域１１から負荷抵抗ｒ２の端子となるＰ＋型半導
体領域３５の表面にかけての絶縁膜１３，１４．１９に
コンタクトホール２０が形成され、このコンタクトホー
ル２０には、ショットキバリアダイオードのバリア電極
層２３とアルミ電極層２４が形成されれダイオードｄ、
（ｄ２）のアノード側端子と抵抗ｒｚ　　（ｒｘ）の一
方の端子との接続が行なわている。また、ベース領域３
１の表面の絶縁膜１３．１４に形成されたコンタクトホ
ール２０ｂには、ベース引出し電極となるアルミ電極２
４ｂが形成されている。

一方、エミッタ領域３２ａ、３２ｂおよびコレクタ引出
し口３３に対応して、基板表面の絶縁膜１３．１４に形
成されたコンタクトホール２０ｃ〜２０ｅには、ポリシ
リコン電極３６ａ〜３６ｃが形成され、このポリシリコ
ン電極３６ａ〜３６Ｃの上に絶縁膜１９を介してアルミ
電極２４ｃ〜２４ｅが形成されている。

［効果コ （１）半導体基板内の高濃度埋込層の上に形成された半
導体領域の一部に、他の部分よりも不純物濃度の高い高
濃度半導体領域を形成し、この高濃度半導体領域の表面
には遷移金属の酸化物からなる簿い絶縁膜を介して高融
点金属からなるコンデンサの電極層を形成した後、上記
高濃度半導体領域以外の同一半導体領域上の絶縁膜にコ
ンタクトホールを形成してからφＢの小さなメタルシリ
サイドからなる電極層を形成し、しかる後、このメタル
シリサイドからなる電極層の上からコンデンサの電極層
の上にかけてショットキバリアダイオードのバリア電極
層を形成するようにしたので、同一半導体領域上にダイ
オードとコンデンサが形成され、しかもダイオードの電
極層形成の際には、コンデンサの電極層が保護層となっ
て下方の誘電体としての薄い絶縁膜（Ｔａ２０ｓ）を熱
およびエツチング液（もしくはガス）から保護するとい
う作用により、半導体装置の集積度を低下させることな
く、シかも比較的簡単なプロセスによって。

各々所望の特性を有する安定性の高いダイオードとコン
デンサを形成できるという効果がある。

（２）半導体基板内の高濃度埋込層の上に形成された半
導体領域の一部に、他の部分よりも不純物濃度の高い高
濃度半導体領域を形成し、この高濃度半導体領域の表面
には遷移金属の酸化物からなる薄い絶縁膜を介して高融
点金属からなるコンデンサの電極層を形成した後、眉間
絶縁膜を形成し、この層間絶縁膜およびその下の絶縁膜
にコンタクトホールを形成してからφＢの小さなメタル
シリサイドからなる電極層を形成し、しかる後、このメ
タルシリサイドからなる電極層の上からコンデンサの電
極層の上にかけてショットキバリアダイオードのバリア
電極層を形成するようにしたので、配線形成用マスクの
合せ余裕が少なくても、コンデンサの電極層とダイオー
ドのバリア電極層間の層間絶縁膜が、コンデンサの電極
層とこれに隣接して形成されるアルミニウム配線層との
間を確実に隔絶するという作用により、配線層間の短絡
が防止され、歩留りが向上されるという効果がある。

（３）半導体基板内の高濃度埋込層の上に形成された半
導体領域の一部に、他の部分よりも不純物濃度の高い高
濃度半導体領域を、トランジスタのコレクタ引上げ口と
なる高濃度半導体領域と同時に形成し、この高濃度半導
体領域の表面には遷移金属の酸化物からなる薄い絶縁膜
を介して高融点金属からなるコンデンサの電極層を形成
した後、上記高濃度半導体領域以外の同一半導体領域上
の絶縁膜にコンタクトホールを形成してからφＢの小さ
なメタルシリサイドからなる電極層を形成し、しかる後
、このメタルシリサイドからなる電極層の上からコンデ
ンサの電極層の上にかけてショットキバリアダイオード
のバリア電極層を形成するようにしたので、コンデンサ
が形成される高濃度半導体領域（１２）を形成するため
の工程を新たに設ける必要がないという作用により、半
導体装置の集積度を低下させることなく、シかも比較的
簡単なプロセスによって、各々所望の特性を有する安定
性の高いダイオードとコンデンサを形成できるという効
果がある。

（４）半導体基板内の高濃度埋込層の上に形成された半
導体領域の一部に、他の部分よりも不純物濃度の高い高
濃度半導体領域を形成し、この高濃度半導体領域の表面
には遷移金属の酸化物からなる薄い絶縁膜を介して高融
点金属からなるコンデンサの電極層を形成した後、上記
高濃度半導体領域以外の同一半導体領域上の絶縁膜にコ
ンタクトホールをドライエツチングによって形成してか
ら、φＢの小さなメタルシリサイドからなる電極層を形
成し、しかる後、このメタルシリサイドからなる電極層
の上からコンデンサの電極層の上にかけてショットキバ
リアダイオードのバリア電極層を形成するようにしたの
で、ダイオードの電極のコンタクトホールの開口面積が
小さくなるとともに、開口面積のばらつきが小さくなる
という作用により、集積度が向上され、かつ素子の特性
のばらつきが少なくされるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば上記実施例では、
本発明を、第５図に示すようなエミッタ結合形メモリセ
ルにおけるショットキバリアダイオードとコンデンサの
形成に適用した場合の一実施１例について説明したが、
この発明は、第５図のようなメモリセルに限定されない
。例えば、第６図（Ａ）に示すように、ショットキバリ
アダイオードｄｌ＋ｄ２とトランジスタｑｌ＋４２との
間に抵抗ｒ３．ｒ４を接続するメモリセルであっても、
本発明を適用できる。抵抗ｒ３＋　ｒ４は抵抗素子とし
て独立に半導体基板に形成されたものであっても、また
、ダイオードｄ、、ｄ２に寄生的に付加される抵抗成分
であってもよい。また、ショットキバリアダイオードと
並列にコンデンサをそれぞれ接続する代わりに、第６図
ＣＢ）に示すように、２つのトランジスタｑｔ＋　９２
のコレクタ端子間（もしくはベース端子間）に一つコン
デンサｃｍを接続することにより同様の効果を得るよう
にした発明が提案されている。この発明は、第６図（Ａ
）、（Ｂ）に示すようなメモリセル内のコンデンサＣＯ
＋ｅｌ＋Ｃ２やショットキバリアダイオードｄｌ＋ｄ２
を形成する場合に適用することができる。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるエミッタ結合形メ
モリセルにおける負荷抵抗側のショットキバリアダイオ
ードとコンデンサに適用した場合について説明したが、
この発明はそれに限定されず、ダイオードとコンデンサ
を必要とする半導体集積回路一般に利用することができ
る。

【図面の簡単な説明】

第１図は、本発明に係るダイオードとコンデンサの構造
の一実施例を示す断面図、 第２図（Ａ）〜（Ｅ）は、本発明に係るダイオードとコ
ンデンサの製造方法の一実施例を工程順に示す断面図、 第３図は、本発明に係るダイオードとコンデンサをメモ
リセルに利用した場合のメモリセルのレイアウトの一実
施例を示す平面説明図。 第４図は、第３図におけるＩＶ−ＩＶ線に沿った断面図
、 第５図は、本発明が適用されるのに好適なメモリセルの
構成例を示す回路図、 第６図（Ａ）、（Ｂ）は、本発明が適用可能な他のメモ
リセルの構成例を示す回路図、第７図は、従来のバイポ
ーラ型スタティックＲＡＭにおけるメモリセルの一般的
な構成例を示す回路図、 第８図は、従来のメモリセルを構成するダイオードとコ
ンデンサの構造の一例を示す断面図である。 ■・・・・半導体基板、２・・・・Ｎ＋型埋込層、３・
・・・Ｎ−型エピタキシャル層、６・・・・絶縁膜（酸
化シリコン膜）、７・・・・ポリシリコン、８・・・・
酸化シリコン膜、９・・・・トレンチ・アイソレーショ
ン領域、１１・・・・ダイオード形成領域（Ｎ型半導体
領域）、１２・・・・コンデンサ形成領域（Ｎ＋型半導
体領域）、１３，１４．１９・・・・絶縁膜、１５，１
６．２２・・・・開口部、１７・・・・絶縁膜（コンデ
ンサの誘電体）、１８・・・・コンデンサの電極層、２
０・・・・電極層、２３・・・・バリア電極層、２４・
・・・アルミニウム層、３１・・・・ベース領域、３２
ａ、３２ｂ・・・・エミッタ領域、３３・・・・コレク
タ引出し口、’１１＋　９２・・・・マルチエミッタ・
トランジスタ、ｄｌ、ｄ２・・・・ショットキ・バリア
・ダイオード、ｒ１ｙｒ２・・・・負荷抵抗、Ｄ、Ｄ・
・・・データ線、Ｗ・・・・ワード線、Ｑｌ、Ｑ２・・
・・トランジスタ形成領域、５ＢＤ１，５ＢＤ２・−・
・ショットキ・バリア・ダイオード形成領域、Ｒ１＋　
Ｒ２・・・・抵抗形成領域。 第　　　１　　図 第　　２　　図 （Ａ） 第　　２　　図 （Ｃ） 第　　　２　　図 （Ｅ） 第　　４　　図 に／ 第　　５　　図 ＣＡＩ 第　　６　　図 （Ｂ） 第　　７　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板内の高濃度埋込層の上に形成された半導
   体領域の一部に、他の部分よりも不純物濃度の高い高濃
   度半導体領域を形成し、この高濃度半導体領域の表面に
   は遷移金属の酸化物からなる薄い絶縁膜を介して高融点
   金属からなるコンデンサの電極層を形成した後、上記高
   濃度半導体領域以外の同一半導体領域上の絶縁膜にコン
   タクトホールを形成してからφ＿Ｂの小さな材料からな
   る電極層を形成し、しかる後、この電極層の上からコン
   デンサの電極層の上にかけて、ショットキバリアダイオ
   ードのバリア電極層を形成するようにしたことを特徴と
   する半導体装置の製造方法。 ２、上記高濃度半導体領域の形成は、同一半導体基板上
   の他の位置に形成される縦型バイポーラトランジスタの
   コレクタ引上げ口となる高濃度半導体領域の形成と同時
   に行なわれるようにされてなることを特徴とする特許請
   求の範囲第１項記載の半導体装置の製造方法。 ３、上記コンタクトホールの形成は、ドライエッチング
   によって行なわれることを特徴とする特許請求の範囲第
   １項もしくは第２項記載の半導体装置の製造方法。