JPS6250868B2 - - Google Patents
Info
- Publication number
- JPS6250868B2 JPS6250868B2 JP55187799A JP18779980A JPS6250868B2 JP S6250868 B2 JPS6250868 B2 JP S6250868B2 JP 55187799 A JP55187799 A JP 55187799A JP 18779980 A JP18779980 A JP 18779980A JP S6250868 B2 JPS6250868 B2 JP S6250868B2
- Authority
- JP
- Japan
- Prior art keywords
- processing
- signal
- processing unit
- instruction
- vector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010365 information processing Effects 0.000 claims description 14
- 238000001514 detection method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、情報処理装置、特に例えばスカラ演
算部を含む主処理装置と例えばベクトル演算部を
含む従処理装置とをそなえて両処理装置の演算部
が互に独立に演算処理を行なうようにしておき、
主処理装置が同期化要求を検出したとき、上記両
者演算部相互間で処理の実行順序に関して同期化
するようにした情報処理装置に関するものであ
る。
算部を含む主処理装置と例えばベクトル演算部を
含む従処理装置とをそなえて両処理装置の演算部
が互に独立に演算処理を行なうようにしておき、
主処理装置が同期化要求を検出したとき、上記両
者演算部相互間で処理の実行順序に関して同期化
するようにした情報処理装置に関するものであ
る。
一般にベクトル演算処理を実行する如き情報処
理装置においては、ベクトル演算処理のみでなく
スカラ演算処理をあわせて行ない得るようにする
ことが必要となる。そして、この場合、上記ベク
トル演算処理とスカラ演算処理とは一般に互に独
立して実行することができるために、スカラ演算
部とベクトル演算部とをそなえて並列処理を行な
うようにされる。
理装置においては、ベクトル演算処理のみでなく
スカラ演算処理をあわせて行ない得るようにする
ことが必要となる。そして、この場合、上記ベク
トル演算処理とスカラ演算処理とは一般に互に独
立して実行することができるために、スカラ演算
部とベクトル演算部とをそなえて並列処理を行な
うようにされる。
しかし、或る場合には、スカラ演算処理とベク
トル演算処理との間で実行順序が異なると誤つた
結果が生じることもあり、このような場合には実
行順序に関して両者で同期をとることが必要とな
る。
トル演算処理との間で実行順序が異なると誤つた
結果が生じることもあり、このような場合には実
行順序に関して両者で同期をとることが必要とな
る。
例えば、一連のプログラムを実行中に外部割込
等が発生した場合、その割込動作のためにプログ
ラム論理を保証する必要がある。そしてそのため
には、両演算部による並列実行を一時中止して同
期動作を行なわねばならない。このような割込
は、一般にはプログラムでは認識できず、何らか
のハードウエア手段によつて同期化処理を行なう
必要がある。
等が発生した場合、その割込動作のためにプログ
ラム論理を保証する必要がある。そしてそのため
には、両演算部による並列実行を一時中止して同
期動作を行なわねばならない。このような割込
は、一般にはプログラムでは認識できず、何らか
のハードウエア手段によつて同期化処理を行なう
必要がある。
本発明は、上記した如き情報処理装置におい
て、主処理装置と従処理装置の間の同期化処理を
効率よく行なえるようにすることを目的とし、そ
してそのため本発明は、主処理装置と少なくとも
１つの従処理装置とからなり、主処理装置は命令
シーケンスを制御し、従処理装置で実行すべき命
令を当該処理装置へ送出するとともに、従処理装
置で実行すべき一連の命令の送出終了時に送出終
了信号を従処理装置へ送出し、該従処理装置より
処理続行許可信号を受信した後、主処理装置自身
で実行すべき命令を実行するよう構成された情報
処理装置において、主処理装置は同期化要求を検
出したとき、従処理装置に同期化指示信号を送出
し、従処理装置より処理続行許可信号が送出され
てくるまで主処理装置での命令実行処理を停止す
るようにしたことを特徴とする。
て、主処理装置と従処理装置の間の同期化処理を
効率よく行なえるようにすることを目的とし、そ
してそのため本発明は、主処理装置と少なくとも
１つの従処理装置とからなり、主処理装置は命令
シーケンスを制御し、従処理装置で実行すべき命
令を当該処理装置へ送出するとともに、従処理装
置で実行すべき一連の命令の送出終了時に送出終
了信号を従処理装置へ送出し、該従処理装置より
処理続行許可信号を受信した後、主処理装置自身
で実行すべき命令を実行するよう構成された情報
処理装置において、主処理装置は同期化要求を検
出したとき、従処理装置に同期化指示信号を送出
し、従処理装置より処理続行許可信号が送出され
てくるまで主処理装置での命令実行処理を停止す
るようにしたことを特徴とする。
以下、図面を参照しつつ説明する。
第１図は本発明の情報処理装置の一実施例全体
構成図であり、図中、１はメモリ、２はスカラ処
理部、３はベクトル処理部、４は命令制御部であ
つてメモリ１から命令をフエツチして分配制御を
行なうもの、５はスカラ演算部であつて命令制御
部４からスカラ命令を受取つて処理を実行するも
の、６はベクトル演算部であつて命令制御部４か
らベクトル命令を受取つてメモリ１との間でデー
タの授受を行ないつつベクトル演算処理を実行す
るものを表わしている。
構成図であり、図中、１はメモリ、２はスカラ処
理部、３はベクトル処理部、４は命令制御部であ
つてメモリ１から命令をフエツチして分配制御を
行なうもの、５はスカラ演算部であつて命令制御
部４からスカラ命令を受取つて処理を実行するも
の、６はベクトル演算部であつて命令制御部４か
らベクトル命令を受取つてメモリ１との間でデー
タの授受を行ないつつベクトル演算処理を実行す
るものを表わしている。
第２図および第３図は、本発明の一実施例の処
理態様を明確化するための説明図であり、第２図
は通常時の処理態様を示すもの、第３図は同期動
作時の処理態様を示すものである。第２図図示の
如くベクトル命令Ｖ１，Ｖ２，……とスカラ命令
SC１，SC２，……とを実行することが要請され
ている場合に、一般には命令制御部４よりベクト
ル演算部６へベクトル命令を与えることにより、
ベクトル命令Ｖ１，Ｖ２，……とスカラ命令SC
１，SC２，……とを互に独立に並行して実行す
ることができる。そしてこのようにすることによ
つて処理時間を短縮することが可能となる。第２
図においては、スカラ命令SC１〜SC６がシリア
ルに実行され、ベクトル命令Ｖ１〜Ｖ５がオーバ
ラツプしつつ、かつスカラ命令と並列に実行され
る様子が示されている。なお、図中、「LAST
VU」は、一連のベクトル命令中、最後のベクト
ル演算部６へ送出するとき同時に送出する信号で
ある。また、図中、「CPU RELEASE」は、ベク
トル演算部６からスカラ演算部５へ送出され、ス
カラ演算部５における処理続行を許可するための
信号である。
理態様を明確化するための説明図であり、第２図
は通常時の処理態様を示すもの、第３図は同期動
作時の処理態様を示すものである。第２図図示の
如くベクトル命令Ｖ１，Ｖ２，……とスカラ命令
SC１，SC２，……とを実行することが要請され
ている場合に、一般には命令制御部４よりベクト
ル演算部６へベクトル命令を与えることにより、
ベクトル命令Ｖ１，Ｖ２，……とスカラ命令SC
１，SC２，……とを互に独立に並行して実行す
ることができる。そしてこのようにすることによ
つて処理時間を短縮することが可能となる。第２
図においては、スカラ命令SC１〜SC６がシリア
ルに実行され、ベクトル命令Ｖ１〜Ｖ５がオーバ
ラツプしつつ、かつスカラ命令と並列に実行され
る様子が示されている。なお、図中、「LAST
VU」は、一連のベクトル命令中、最後のベクト
ル演算部６へ送出するとき同時に送出する信号で
ある。また、図中、「CPU RELEASE」は、ベク
トル演算部６からスカラ演算部５へ送出され、ス
カラ演算部５における処理続行を許可するための
信号である。
第３図は、本発明にもとずく一実施例の同期動
作時の処理態様を示す図であり、ベクトル演算部
６へベクトル命令Ｖ３を送出しようとするとき割
込みが発生すると、当該ベクトル命令Ｖ３ととも
に、前述した「LAST VU」信号と後述する
「RUPT PENDING」信号とをベクトル演算部６
へ送出する。「RUPT PENDING」信号は、スカ
ラ演算部にて割込みが発生したことを示す信号で
あり、ベクトル演算部６は、これを同期化指示信
号として解釈し以後の処理を進める。この
「RUPT PENDING」信号を受取つたとき第３図
から明らかなように、ベクトル演算部６は第２図
に示す如く直ちに「CPU RELEASE」信号を返
送することなく、最後のベクトル命令として指示
されたＶ３の処理を完了した後で、「CPU
RELEASE」信号を返送する。これにより、スカ
ラ演算部５は、割込み処理を行ない当該割込み処
理終了後、命令制御部４から引続くベクトル命令
がベクトル演算部６へ送出される。以後の動作
は、第２図の場合と同様である。なお、第３図図
示の「RUPT PENDING」信号は必ずしも、必要
なものではなく、この信号を省略しても同期化動
作を実行することができる。
作時の処理態様を示す図であり、ベクトル演算部
６へベクトル命令Ｖ３を送出しようとするとき割
込みが発生すると、当該ベクトル命令Ｖ３ととも
に、前述した「LAST VU」信号と後述する
「RUPT PENDING」信号とをベクトル演算部６
へ送出する。「RUPT PENDING」信号は、スカ
ラ演算部にて割込みが発生したことを示す信号で
あり、ベクトル演算部６は、これを同期化指示信
号として解釈し以後の処理を進める。この
「RUPT PENDING」信号を受取つたとき第３図
から明らかなように、ベクトル演算部６は第２図
に示す如く直ちに「CPU RELEASE」信号を返
送することなく、最後のベクトル命令として指示
されたＶ３の処理を完了した後で、「CPU
RELEASE」信号を返送する。これにより、スカ
ラ演算部５は、割込み処理を行ない当該割込み処
理終了後、命令制御部４から引続くベクトル命令
がベクトル演算部６へ送出される。以後の動作
は、第２図の場合と同様である。なお、第３図図
示の「RUPT PENDING」信号は必ずしも、必要
なものではなく、この信号を省略しても同期化動
作を実行することができる。
第４図は、本発明の情報処理装置の主要部の一
実施例を示す。図中の符号１〜４は夫々第１図に
対応し、７は命令レジスタ、８は命令バツフア、
９は命令デコーダ、１０はベクトル命令演算器の
１つであつてパイプライン処理によつて実行され
るもの、１１は演算制御パイプラインであつてベ
クトル命令演算器１０のパイプライン処理を制御
するもの、１２は処理完了検出回路、１３は同期
化要求保持回路、１４はアンド回路を表わしてい
る。ここで、スカラ処理部２が主処理装置を構成
し、ベクトル処理部３が従処理装置を構成してい
る。
実施例を示す。図中の符号１〜４は夫々第１図に
対応し、７は命令レジスタ、８は命令バツフア、
９は命令デコーダ、１０はベクトル命令演算器の
１つであつてパイプライン処理によつて実行され
るもの、１１は演算制御パイプラインであつてベ
クトル命令演算器１０のパイプライン処理を制御
するもの、１２は処理完了検出回路、１３は同期
化要求保持回路、１４はアンド回路を表わしてい
る。ここで、スカラ処理部２が主処理装置を構成
し、ベクトル処理部３が従処理装置を構成してい
る。
上述の如く、命令制御部４から一連のベクトル
命令Ｖ１，Ｖ２，Ｖ３，Ｖ４が順番に送られてく
ると、ベクトル処理部３において、命令レジスタ
７に順次セツトされデコーダ９によつて解読され
て実行される。先に送られてきたベクトル命令例
えばＶ２の処理と次のベクトル命令Ｖ３の処理と
が同じベクトル演算器１０を使用する如き場合な
どではベクトル命令Ｖ３は一旦命令バツフア８に
セツトされて待機されることがある。
命令Ｖ１，Ｖ２，Ｖ３，Ｖ４が順番に送られてく
ると、ベクトル処理部３において、命令レジスタ
７に順次セツトされデコーダ９によつて解読され
て実行される。先に送られてきたベクトル命令例
えばＶ２の処理と次のベクトル命令Ｖ３の処理と
が同じベクトル演算器１０を使用する如き場合な
どではベクトル命令Ｖ３は一旦命令バツフア８に
セツトされて待機されることがある。
デコーダ９は命令を解読し、その結果に応じて
１つのベクトル命令演算器１０によつてベクトル
演算処理が実行される。即ち、メモリ１からオペ
ランド・データが次々とフエツチされて演算器１
０によつてパイプライン処理によつて演算され、
メモリ１に戻される。このとき演算制御パイプラ
イン１１が当該演算処理の状況を管理している。
１つのベクトル命令演算器１０によつてベクトル
演算処理が実行される。即ち、メモリ１からオペ
ランド・データが次々とフエツチされて演算器１
０によつてパイプライン処理によつて演算され、
メモリ１に戻される。このとき演算制御パイプラ
イン１１が当該演算処理の状況を管理している。
いま、スカラ処理部２において、同期化要求が
発生すると該同期化要求は、同期化要求保持回路
１３に保持される。そして、同期化要求保持回路
１３から命令制御部４に命令処理禁止信号が送出
される。これにより、命令制御部４は、ベクトル
処理部３へのベクトル命令送出を含む命令処理を
停止する。一方、ベクトル処理部３においては、
命令レジスタ７、命令バツフア８に保持されてい
るベクトル命令にもとずいて処理を進めてゆく。
そして、ベクトル処理部３におけるベクトル命令
処理がすべて完了し、演算制御パイプライン１１
から演算終了信号が、メモリ１から演算結果デー
タ転送のためのメモリアクセス完了信号が、命令
バツフア８からバツフア空信号が、命令レジスタ
７から命令空信号がそれぞれ送られてくると、処
理完了検出回路１２は、ベクトル処理部３におけ
る処理完了を示す信号をスカラ処理部２へ送出す
る。この処理完了信号により、スカラ処理部２に
おいては、アンド回路１４の出力がオンとなり、
命令制御部４へ命令処理禁止解除信号を送出する
とともに、同期化要求保持回路１３をリセツトす
る。これにより、命令制御部４は、同期化要求発
生の原因である割込み要求等の処理を行ない、し
かる後、再び中断されていた命令処理の再開を制
御する。すなわち、Ｖ１〜Ｖ５の連続するベクト
ル命令を処理すべきところ、Ｖ３命令をベクトル
処理部３へ送出後、処理が中断されていた場合、
その次のＶ４，Ｖ５を順次、ベクトル処理部３へ
送出してゆく。以上のようにして、割込み等の発
生により、主処理装置であるスカラ処理部と従処
理装置であるベクトル処理部の間の同期化が必要
とされたとき、速かに同期化処理が実行される。
発生すると該同期化要求は、同期化要求保持回路
１３に保持される。そして、同期化要求保持回路
１３から命令制御部４に命令処理禁止信号が送出
される。これにより、命令制御部４は、ベクトル
処理部３へのベクトル命令送出を含む命令処理を
停止する。一方、ベクトル処理部３においては、
命令レジスタ７、命令バツフア８に保持されてい
るベクトル命令にもとずいて処理を進めてゆく。
そして、ベクトル処理部３におけるベクトル命令
処理がすべて完了し、演算制御パイプライン１１
から演算終了信号が、メモリ１から演算結果デー
タ転送のためのメモリアクセス完了信号が、命令
バツフア８からバツフア空信号が、命令レジスタ
７から命令空信号がそれぞれ送られてくると、処
理完了検出回路１２は、ベクトル処理部３におけ
る処理完了を示す信号をスカラ処理部２へ送出す
る。この処理完了信号により、スカラ処理部２に
おいては、アンド回路１４の出力がオンとなり、
命令制御部４へ命令処理禁止解除信号を送出する
とともに、同期化要求保持回路１３をリセツトす
る。これにより、命令制御部４は、同期化要求発
生の原因である割込み要求等の処理を行ない、し
かる後、再び中断されていた命令処理の再開を制
御する。すなわち、Ｖ１〜Ｖ５の連続するベクト
ル命令を処理すべきところ、Ｖ３命令をベクトル
処理部３へ送出後、処理が中断されていた場合、
その次のＶ４，Ｖ５を順次、ベクトル処理部３へ
送出してゆく。以上のようにして、割込み等の発
生により、主処理装置であるスカラ処理部と従処
理装置であるベクトル処理部の間の同期化が必要
とされたとき、速かに同期化処理が実行される。
次に、第５図は、本発明の情報処理装置の主要
部の他の実施例を示す。図中の符号１〜４，７〜
１４は夫々第４図に対応し、１５は従処理装置処
理完了検出回路、１６は処理モード指定レジスタ
であつて、並列処理または直列処理を指定するも
のを表わしている。
部の他の実施例を示す。図中の符号１〜４，７〜
１４は夫々第４図に対応し、１５は従処理装置処
理完了検出回路、１６は処理モード指定レジスタ
であつて、並列処理または直列処理を指定するも
のを表わしている。
前述の第４図図示実施例と異なる点は、従処理
装置であるベクトル処理部３に従処理装置処理完
了検出回路をもうけ、ここで、命令制御部４から
の同期化要求信号およびオペレーシヨンエンド信
号、処理モード指定レジスタ１６からの信号、処
理完了検出回路１２からの処理完了信号の各信号
の論理条件にもとづいて、主処理装置へ送出すべ
き処理完了信号を作成している点である。
装置であるベクトル処理部３に従処理装置処理完
了検出回路をもうけ、ここで、命令制御部４から
の同期化要求信号およびオペレーシヨンエンド信
号、処理モード指定レジスタ１６からの信号、処
理完了検出回路１２からの処理完了信号の各信号
の論理条件にもとづいて、主処理装置へ送出すべ
き処理完了信号を作成している点である。
第６図は、従処理装置処理完了検出回路１５の
具体回路例を示し、図中、１７はオペレーシヨン
エンド保持回路、１８は同期化要求信号保持回
路、１９と２０は否定回路、２１〜２３はアンド
回路、２４はオア回路を表わしている。
具体回路例を示し、図中、１７はオペレーシヨン
エンド保持回路、１８は同期化要求信号保持回
路、１９と２０は否定回路、２１〜２３はアンド
回路、２４はオア回路を表わしている。
命令制御部４からのオペレーシヨンエンド信号
と、同期化要求信号は同時に有効となり、オペレ
ーシヨンエンド保持回路１７と同期化要求信号保
持回路１８は同時にセツトされる。
と、同期化要求信号は同時に有効となり、オペレ
ーシヨンエンド保持回路１７と同期化要求信号保
持回路１８は同時にセツトされる。
まず、処理モード指定レジスタ１６が直列処理
（シリアル）モードを示しているときは、無条件
に、処理完了検出回路１２から処理完了信号が発
生されるまで、主処理装置への処理完了信号は送
出されない。
（シリアル）モードを示しているときは、無条件
に、処理完了検出回路１２から処理完了信号が発
生されるまで、主処理装置への処理完了信号は送
出されない。
一方、処理モード指定レジスタ１６が並列処理
（パラレル）モードを示しているときは、同期化
要求信号がなければ主処理装置からのオペレーシ
ヨンエンド信号により直ちに、主処理装置へ処理
完了信号を送出し、オペレーシヨンエンド信号と
ともに同期化要求信号が存在すれば直列処理モー
ド時と同様にベクトル処理部３における処理完了
まで、主処理装置への処理完了信号は送出されな
い。また、主処理装置では、従処理装置で処理中
か否かを記憶しており、従処理装置が処理中でな
いときは、従処理装置からの処理完了信号を無視
するようにしている。第５図図示の実施例におい
ては、従処理装置側においてきめ細かく制御でき
るという利点をもつている。
（パラレル）モードを示しているときは、同期化
要求信号がなければ主処理装置からのオペレーシ
ヨンエンド信号により直ちに、主処理装置へ処理
完了信号を送出し、オペレーシヨンエンド信号と
ともに同期化要求信号が存在すれば直列処理モー
ド時と同様にベクトル処理部３における処理完了
まで、主処理装置への処理完了信号は送出されな
い。また、主処理装置では、従処理装置で処理中
か否かを記憶しており、従処理装置が処理中でな
いときは、従処理装置からの処理完了信号を無視
するようにしている。第５図図示の実施例におい
ては、従処理装置側においてきめ細かく制御でき
るという利点をもつている。
以上説明したように、本発明によれば、従処理
装置より処理続行許可信号が送出されてくるま
で、主処理装置自身の命令実行処理を停止するよ
うにしたので、並列処理を行なう主処理装置と従
処理装置間の同期化制御を容易に効率よく実現す
ることが可能となる。
装置より処理続行許可信号が送出されてくるま
で、主処理装置自身の命令実行処理を停止するよ
うにしたので、並列処理を行なう主処理装置と従
処理装置間の同期化制御を容易に効率よく実現す
ることが可能となる。
第１図は本発明の情報処理装置の一実施例全体
構成図、第２図および第３図は本発明の一実施例
の処理態様を明確化するための説明図、第４図は
本発明の情報処理装置の主要部の一実施例、第５
図は本発明の情報処理装置の主要部の他の実施
例、第６図は従処理装置処理完了検出回路の具体
回路例である。 図中、１はメモリ、２はスカラ処理部、３はベ
クトル処理部、４は命令制御部、５はスカラ演算
部、６はベクトル演算部、１２は処理完了検出回
路、１３は同期化要求保持回路、１５は従処理装
置処理完了検出回路である。
構成図、第２図および第３図は本発明の一実施例
の処理態様を明確化するための説明図、第４図は
本発明の情報処理装置の主要部の一実施例、第５
図は本発明の情報処理装置の主要部の他の実施
例、第６図は従処理装置処理完了検出回路の具体
回路例である。 図中、１はメモリ、２はスカラ処理部、３はベ
クトル処理部、４は命令制御部、５はスカラ演算
部、６はベクトル演算部、１２は処理完了検出回
路、１３は同期化要求保持回路、１５は従処理装
置処理完了検出回路である。
Claims (1)
- １ 主処理装置と少なくとも１つの従処理装置と
からなり、主処理装置は命令シーケンスを制御し
従処理装置で実行すべき命令を当該従処理装置へ
送出するとともに、従処理送出で実行すべき一連
の命令の送出終了時に送出終了信号を従処理装置
へ送出し、該従処理装置より処理続行許可信号を
受信した後、主処理装置自身で実行すべき命令を
実行するよう構成された情報処理装置において、
主処理装置は同期化要求を検出したとき、従処理
装置に同期化指示信号を送出し、従処理送出より
処理続行許可信号が送出されてくるまで主処理送
出での命令実行処理を停止するようにし、従処理
送出では送出終了信号のみを受信したときは直ち
に主処理装置へ処理続行許可信号を送出し、送出
終了信号と異なる同期化信号を受信したときは、
実行中の命令をすべて処理完了した後、主処理装
置へ処理続行許可信号を送出することを特徴とす
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18779980A JPS57111772A (en) | 1980-12-29 | 1980-12-29 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18779980A JPS57111772A (en) | 1980-12-29 | 1980-12-29 | Information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57111772A JPS57111772A (en) | 1982-07-12 |
| JPS6250868B2 true JPS6250868B2 (ja) | 1987-10-27 |
Family
ID=16212430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18779980A Granted JPS57111772A (en) | 1980-12-29 | 1980-12-29 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57111772A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6380358A (ja) * | 1986-09-24 | 1988-04-11 | Daikin Ind Ltd | デ−タ処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106982A (en) * | 1980-12-24 | 1982-07-03 | Fujitsu Ltd | Data processor |
| JPS61666A (ja) * | 1984-06-14 | 1986-01-06 | 島田 信正 | シ−ト・幌の修理方法 |
-
1980
- 1980-12-29 JP JP18779980A patent/JPS57111772A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106982A (en) * | 1980-12-24 | 1982-07-03 | Fujitsu Ltd | Data processor |
| JPS61666A (ja) * | 1984-06-14 | 1986-01-06 | 島田 信正 | シ−ト・幌の修理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57111772A (en) | 1982-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6043535B2 (ja) | 情報処理装置 | |
| JPS6031648A (ja) | マルチ・タスク制御方法 | |
| US4803620A (en) | Multi-processor system responsive to pause and pause clearing instructions for instruction execution control | |
| JPS60258671A (ja) | プロセツサ | |
| US5420989A (en) | Coprocessor interface supporting I/O or memory mapped communications | |
| JPH0775018B2 (ja) | プロセッサ間の命令転送を最適化する方法及び装置 | |
| US6968410B2 (en) | Multi-threaded processing of system management interrupts | |
| CA2058933C (en) | Reset method when adaptor module is faulty and computer system executing same | |
| JPS6115454B2 (ja) | ||
| JPH06332747A (ja) | マルチプロセッサシステムのプログラムデバッグ方法 | |
| JPS63253433A (ja) | 演算処理装置 | |
| JPS6250868B2 (ja) | ||
| JPH0147818B2 (ja) | ||
| JPS6336023B2 (ja) | ||
| JPS59133655A (ja) | アドレス・ストツプ制御回路 | |
| JPH01243167A (ja) | データ処理装置 | |
| JPS6120903B2 (ja) | ||
| JPS63155330A (ja) | マイクロプログラム制御装置 | |
| JP2871171B2 (ja) | マイクロコンピュータ | |
| JP2572821B2 (ja) | 命令再実行による演算処理方式 | |
| JPH0830538A (ja) | 入出力処理装置 | |
| JPS5938608B2 (ja) | デ−タ転送制御方式 | |
| JPS6134167B2 (ja) | ||
| JPS6263362A (ja) | マルチプロセツサシステム | |
| JPH04180147A (ja) | プロセッサ |