JPS6250852B2 - - Google Patents

Description

【発明の詳細な説明】

この発明はデイジタル情報の演算に使用される
デイジタル乗算器に関する。 従来、例えばｍビツトの被乗数と、ｎビツトの
乗数とのデイジタル乗算を行なうには、そのｍビ
ツトの被乗数とｎビツトの乗数を並列に入力させ
て、乗算を実行させる並列乗算器が存在する。ま
た、ｍビツトで表現される被乗数をｎビツトで表
現される乗数に相当する回数分だけシフト及び加
算を繰り返して乗算演算を実行する直列乗算器も
存在しており、これら並列および直列乗算器は、
使用目的に応じて適宜選択使用される。 しかし、上記のような並列乗算器を用いた場
合、例えばその乗算器が「ｍビツト×ｎビツト」
の演算容量を存する状態で、被乗数がａビツト
（ａ＜ｍ）、乗数がｂビツト（ｂ＜ｎ）の乗算デー
タが入力されたとすると、実質的にデータの存在
しないビツト部分（「ｍ―ａ」および「ｎ―ｂ」）
が発生し乗算器の使用効率が悪くなる。このよう
に被乗数および乗数を表現するビツト数が固定さ
れている上記のような並列乗算器においては、特
に入力データのビツト情報が不均一となる場合
に、乗算器における容量使用効率の問題は顕著と
なる。 さらに、このような不均一ビツト長のデータに
対して乗算を実行させるには、ビツト数が最大の
データに適合させて並列乗算器容量を設定する必
要があり、このような場合必然的に回路構成が大
規模となり、使用効率に対してコストが高くつく
ようになる。 また、直列乗算器の場合には、回路構成の点で
は小規模の範囲で構成できるが、繰り返し加算の
ために、一般的に演算処理時間が長くかかりす
ぎ、不都合となる場合が生じていた。 この発明は上記のような事情に鑑みてなされた
もので、限られた容量の乗算機構によつて、入力
データのビツト長に関係なく充分な速度で乗算が
実行できるデイジタル乗算器を提供することを目
的とする。 以下、図面を参照してこの発明の一実施例を説
明する。 まず、この発明では被乗数および乗数の入力デ
ータのビツト情報を、特定されたビツト数単位で
分割設定する。すなわち第１表に示すように被乗
数M₁が10ビツト、乗数N₁が９ビツトである場
合、それぞれ４ビツト単位で分割し、表中にａお
よびｂで示すようにM₁およびN₁をそれぞれ３ブ
ロツクに分割されたデータとする。同様に、被乗
数Ｍ_i（ｉ＝２，３…）が７ビツト、６ビツト
…、また乗数Ｎ_i（ｉ＝２，３…）が４ビツト、
３ビツト…、である場合、それぞれａは「２」，
「２」…、ｂは「１」，「１」…となる。

【表】 第１図は、上記のように例えば４ビツト単位で
分割された入力データを用いるデイジタル乗算器
の構成を示す。すなわち、被乗数データＭおよび
乗数データＮを入力記憶する入力バツフア１１，
１２を備える。この入力バツフア１１，１２は、
それぞれ入力データを４ビツト単位で分割した場
合、４ビツトの容量を有し、他にその入力データ
の存在を指示する「１」の情報を記憶する１ビツ
トの付加ビツト記憶部CMおよびCNを備える。
ここで、上記入力バツフア１１，１２に入力され
る４ビツトの並列データは、たとえば、被乗数Ｍ
_iおよび乗数Ｎ_iがともに４ビツトづつ３ブロツク
に分割される場合、Ｍ側データは下位からm₁₁，
m₁₂，m₁₃で構成され、またＮ側データは同様に
n₁₁，n₁₂，n₁₃で構成される。そして、第２図に示
すように、「１」，「２」…で示すタイミングで、
m₁₁，m₁₂，m₁₃および次のサイクルへ移行するた
めのデータ「０」が、順次繰り返して入力バツフ
ア１１に書き込まれるようになる。そしてこの繰
り返しサイクルそれぞれに対応して、入力バツフ
ア１２にＮ側データn₁₁，n₁₂，n₁₃が順次入力され
12個のタイミング（３サイクル）でＭ側およびＮ
側のデータ入力が行なわれ、次のタイミング
「13」でＭ側およびＮ側にオール「０」のデータ
が演算終了制御用として入力されるものである。
記憶部CMおよびCNに対する付加ビツトは上記
データm₁₁〜m₁₃，n₁₁〜n₁₃の存在に対応して
「１」が書き込まれる。そして、データ「０」に
対する付加ビツトは「０」に設定されてなる。 入力バツフア１１，１２に記憶された４ビツト
単位の並列データは、それぞれ４ビツト×４ビツ
トの乗算回路１３へ入力され、４ビツトデータ相
互の乗算演算を行なわせる。この乗算回路１３は
ROMで構成され、Ｍ，Ｎの両入力にてアドレス
指定されて結果データを出力する。また、上記入
力バツフア１１，１２の付加ビツト記憶部CM，
CNのビツト情報は、４ビツト単位でデータを入
力制御するための制御回路１４へ供給される。こ
の制御回路１４は、記憶部CMの付加ビツト情報
が供給される２入力ノア回路２１および２２を備
え、ノア回路２１には、さらに記憶部CNの付加
ビツト情報が供給され、またこの付加ビツト情報
はインバータ２３を介してノア回路２２へ供給さ
れる。そして記憶部CMおよびCNの内容が共
に、「０」の時、ノア回路２１より「１」の次の
演算を要求する信号RAが発生され、CMが
「０」でCNが「１」の場合、ノア回路２２より次
のサイクルの要求を出す信号RCが発生される。 前記乗算回路１３の演算結果は、２つの４ビツ
ト並列データの乗算を行なつたので、最大８ビツ
ト状態にあり、その下位４ビツトは、第１の加算
器１５（並列加算器）のａ入力側に供給され、上
位４ビツトは乗算回路１３のタイミングの遅延回
路１６を介して上記加算器１５のｂ入力側に供給
される。そして、上記加算器１５において加算が
実行され、その４ビツトの加算結果情報は、第２
の加算器１７（並列加算器）のａ入力側に供給さ
れる。ここで、第１の加算器１５の加算結果で４
ビツトからのオーバーフローを示すキヤリー情報
は、第１の加算器１５のｂ入力側に同じくタイミ
ングの遅延回路１８を介して帰還する。 上記第２の加算器１７では、上記加算器１５か
らの４ビツト情報とｂ入力側に供給される情報と
の加算を行ない、その下位４ビツトの加算結果デ
ータを各タイミング毎に順次アドレス指定される
ランダムアクセスメモリ１９（以下RAMと略称
する）へ順次書き込む。尚、詳細は後述するが、
RAM１９は前記サイクル毎に１番地づつ異なら
せるようにアドレスシフト設定されるもので、例
えば乗数n₁₁に対する被乗数m₁₁〜m₁₃および
「０」に対応する結果は、「０」〜「３」番地に、
同じくn₁₂に対する結果は「１」〜「４」番地に
書込まれる。そして、この番地の内容は、同時に
第２の加算器１７のｂ入力側に加算情報として順
次読み出し供給される。このｂ入力側には、さら
に第２の加算器１７におけるオーバーフローした
キヤリー情報を１タイミング時間の遅延回路２０
を介して帰還供給してなる。 上記のように構成される乗算器において、被乗
数M₁が例えば10ビツトで、第２図に示したよう
にm₁₁，m₁₂，m₁₃の３ブロツクに分割され、且つ
乗数N₁が９ビツトでn₁₁，n₁₂，n₁₃のブロツクに分
割されるものとして、「M₁×N₁」の演算を行なう
ものとすると、その乗算動作は以下のようにな
る。 すなわち、第２図に示したタイミングに対応し
て「m₁₁×n₁₁」，「m₁₂×n₁₁」，「m₁₃×n₁₁」，「０×
n₁₁」，「m₁₁×n₁₂」…のような演算が行なわれ、
その各演算過程において、その演算結果の下位４
ビツトが第１の加算器１５のａ入力側に供給さ
れ、遅延回路１６を介して上記上位４ビツトが次
のタイミングの演算過程で桁上げ加算情報として
加算器１５のｂ入力側に供給される。具体的に
は、入力バツフア１２にn₁₁の記憶されている第
１番目のサイクルにおいて、第３図のＡに示すよ
うな形態の演算が行なわれ、シーケンス１の情報
として第１の加算回路１５から取り出される。 つまり、まず第１の段階（第２図のタイミング
「１」に相当）で、m₁₁およびn₁₁が付加ビツトと
同時に入力バツフア１１，１２にそれぞれ書き込
み設定される。そして、乗算回路１３から「m₁₁
×n₁₁」の演算結果が出力され、その乗算結果の
下位４ビツトは第１の加算器１５に供給される。
この場合、最初の演算過程であるので、加算器１
５のｂ入力側は「０」であり、上記乗算結果の下
位４ビツトの情報は、加算器１５からシーケンス
１―１としてとり出され、次のタイミング「２」
で第２の加算器１７に供給される。この加算器１
７においても、初期状態にあるので、ｂ側入力は
「０」であり、加算器１５からの４ビツト情報シ
ーケンス１―１がRAM１９の初期アドレス番地
（この場合０番地）に次のタイミング「３」で第
４図Ａに示すように書き込まれ記憶される。 そして、第２図における「２」の上記タイミン
グでは、入力バツフア１１にはm₁₁に代わりm₁₂
が書き込まれ、乗算回路１３から「m₁₂×n₁₁」の
演算結果が出力され、その下位４ビツトが第１の
加算器１５のａ入力側に供給される。この時、
「１」のタイミングでの「m₁₁×n₁₁」の乗算結果
の上位４ビツトが遅延回路１６を介して加算器１
５のｂ入力側に供給され、この加算器１５のａ，
ｂ両入力側からの入力情報が加算されるようにな
り、この加算結果の下位４ビツトが第２の加算器
１７にシーケンス１―２として「３」のタイミン
グで供給される。この第２の加算器１７において
は、前記同様初期状態であるので、ｂ入力側は
「０」であり、上記第１の加算器１５からの４ビ
ツトの情報すなわちシーケンス１―２がRAM１
９の次の番地（１番地）に第４図Ａに示されるよ
うにタイミング「４」にて書き込まれる。 上記「３」のタイミングでは、更に入力バツフ
ア１にm₁₃が書き込まれ、乗算回路１３で「m₁₃
×n₁₁」の演算が行なわれ、その下位４ビツトが
第１の加算器１５に供給される。この場合、この
加算器１５のｂ入力側には、その前の「m₁₂×
n₁₁」の乗算結果の上位４ビツト、さらに前の加
算演算時のキヤリービツト情報が、遅延回路１
６，１８をそれぞれ介して供給され、ａ入力側情
報と加算され、その加算結果の下位４ビツトが第
２の加算器１７にタイミング「４」にてシーケン
ス１―３として供給され第４図Ａに示されるよう
にRAM１９の２番地にタイミング「５」にて書
き込まれるようになる。 上記タイミング「４」では、入力バツフア１１
に対して、次に「０」の情報が書き込まれ、記憶
部CMの付加ビツトは「０」となる。すなわち、
乗算回路１３では「０×n₁₁」の演算が行なわ
れ、その乗算結果は「０」となり、第１の加算器
１５には遅延回路１６，１８それぞれを介して、
前段の乗算結果の上位４ビツトおよび加算結果の
キヤリー情報のみが供給され、その４ビツトの加
算結果が、シーケンス１―４として出力され、第
２の加算回路１７を介して第４図Ａに示されるよ
うにRAM１９の次の番地（３番地）にタイミン
グ「６」で書き込まれる。同時に、記憶部CMが
「０」であるのでノア回路２２から信号RCが発生
され、第３図Ａに示されたシーケンス１を求める
演算サイクルを終了する。 そして、上記信号RCによつて、入力バツフア
１２の記憶情報はn₁₁からn₁₂に変換され、入力バ
ツフア１３には、上記同様にタイミングに対応し
てm₁₁〜m₁₃が順次供給記憶されるようになり、
上記同様の乗算演算が第３図のＢに示すような形
態で実行され、順次シーケンス２―１，２―２，
２―３，２―４として第１の加算器１５から出力
される。そして、この演算サイクルの先頭段
「m₁₁×n₁₂」においては、RAM１９の１番地が指
定され、第２の加算器１７には、先に書き込まれ
た１番地のシーケンス１―２の情報が読み出さ
れ、第１の加算器１５からのシーケンス２―１の
情報と加算され、その結果の下位４ビツトが第４
図Ｂに示すようにRAM１９の１番地にタイミン
グ「７」にて書きこまれるようになる。同様に次
の演算「m₁₂×n₁₂」においては、RAM１９の２
番地が指定され、第２の加算器１７に先に書き込
まれた２番地のシーケンス１―３の情報がタイミ
ング「７」にて読み出され、シーケンス２―２の
情報および前タイミングでのキヤリー情報と加算
され、その結果の下位４ビツトが第４図Ｂに示す
ようにRAM１９の２番地にタイミング「８」に
て書き込まれるようになる。以下同様にシーケン
ス１―４とシーケンス２―３および前タイミング
のキヤリー情報が加算されRAM１９に順次アド
レス指定され書きこまれる。シーケンス２―４は
RAM１９の４番地の内容が０なので、前タイミ
ングのキヤリー情報とのみ加算される。すなわ
ち、RAM１９のアドレス０〜４番地にシーケン
ス１＋シーケンス２の加算結果情報が下位から４
ビツトづつ分割記憶された状態となる。（第４図
ではキヤリー情報によつて各シーケンスを構成す
る内容が順次変更されるが、便宜的に、例えば
「（シーケンス１―２）＋（シーケンス２―１）に相
当」と示す。）そして、次のサイクル要求信号RC
が１サイクル目終了時と同様に発生され、第３図
Ｃに示すような前サイクルと同様な形態でシーケ
ンス３を求めるサイクルへ移行する。 このサイクルでは、被乗数ブロツクm₁₃，
m₁₂，m₁₁と乗数ブロツクn₁₃との積（シーケンス
３）を求め、前サイクルまでの結果（シーケンス
１＋シーケンス２）に加えるもので、前サイクル
と同様に第１の加算器１５から順次シーケンス３
―１，３―２，３―３，３―４が出力される。そ
して桁合わせのためRAM１９の２番地以降に記
憶されている内容と順次加算され、第４図Ｃに示
すようにシーケンス１＋シーケンス２＋シーケン
ス３の内容が４ビツトづつRAM１９の下位アド
レスより分割記憶された状態となる。 そして、３サイクル目が終了すると、次のサイ
クル要求信号RCが前サイクルと同様に発生さ
れ、第２図に示すような４サイクル目に移行す
る。このサイクルにおいては、Ｍ，Ｎ側データ入
力および付加ビツト記憶部CM，CNがそれぞれ
「０」の値が入力される。すなわち、次の演算要
求信号RAが出力され、新たな乗算のデータが入
力されるようになり、次の乗算過程に移る。尚こ
の間に、M₁×N₁の最上位の４ビツトデータ（遅
延回路２０を介して第２の加算器１７へ供給され
るデータ）がRAM１９に書込まれる。 このように、被乗数および乗数のブロツク数に
応じて、サイクル数およびデータ入力の回数が適
宜設定され、任意のビツト長の演算が効率よく行
われる。 なお、上記実施例では、乗算データを４ビツト
単位に分割して、そのデータ分割構成に従つて説
明したが、これはこの乗算器が適応される種々の
デイジタル機器に対応して、任意ビツト数に分割
され得るもので、それに適合した構成をとつても
よいものである。 このようなデイジタル乗算器は、例えば第５図
に示すようなPARCOR（パーコール：Partial
Auto―Correlation）音声合成装置のデイジタル
フイルタ回路における演算用の乗算器２４ａ，２
４ｂ…２４ｄに用いると効果的である。すなわ
ち、音声パラメータ係数発生部２５からの
PARCOR係数k₁，k₂…は、たとえばk₁＝８（ビ
ツト）、k₂＝６（ビツト）、k₃＝３（ビツト）のよ
うに不均一なビツト長の情報とすることが好まし
く、この情報を４ビツト単位のデータブロツクと
するとk₁＝２（ブロツク）、k₂＝２（ブロツク）、
k₃＝１（ブロツク）…の乗数となり、音声データ
が供給されるデータラインにおけるデータを被乗
数として乗算が行なわれるものである。 このように、不均一なビツト長の情報の乗算を
行なうようなデイジタル機器にあつては、この発
明によるデイジタル乗算器は、特に効果的であ
る。 以上述べたように、この発明は限られた容量の
回路構成によつて、入力データのビツト長に関係
なく充分な速度をもつて乗算が実行できるデイジ
タル乗算器を提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るデイジタル
乗算器の構成図、第２図は上記乗算器における被
乗数入力側Ｍおよび乗数入力側Ｎとそれぞれに付
加された付加ビツト記憶部のデータ入力値状態の
時間的推移を示す図、第３図は上記デイジタル乗
算器における演算過程を説明する図、第４図は上
記デイジタル乗算器における演算過程でのRAM
の内容を説明する図、第５図は上記デイジタル乗
算器を音声合成装置のデイジタルフイルタにおけ
る乗算器として用いた応用例を示す図である。 １１，１２…入力バツフア、１３…乗算回路、
１４…制御回路、１５…第１の加算器、１７…第
２の加算器、１６，１８，２０…遅延回路、１９
…ランダムアクセスメモリ（RAM）。

Claims (1)

【特許請求の範囲】
1. １ 任意ビツト長の被乗数データを所定ビツト長
   毎に分割し、且つ演算制御のための第１のビツト
   情報を付加して複数の第１ブロツクデータを作成
   し、所定のブロツク順序で供給する第１のデータ
   供給手段と、任意ビツト長の乗数データを上記所
   定ビツト長毎に分割し、且つ、演算制御のための
   第２のビツト情報を付加して複数の第２ブロツク
   データを作成し、所定のブロツク順序で供給する
   第２のデータ供給手段と、上記第１、第２のデー
   タ供給手段より供給される上記第１ブロツクデー
   タとを乗算してブロツク毎の部分積データを出力
   する乗算手段と、該乗算手段より出力される上記
   部分積データを組合せ加算して、上記被乗数デー
   タと上記乗数データとの積を求める演算手段と、
   上記第１、第２のデータ供給手段より供給される
   上記第１ブロツクデータと上記第２ブロツクデー
   タとを乗算してブロツク毎の部分積データを出力
   する乗算手段と、該乗算手段より出力される上記
   部分積データを組合わせ加算して、上記被乗数デ
   ータと上記乗数データとの積を求める演算手段
   と、上記第１、第２のビツト情報に基づき、次の
   ブロツクデータに対する演算か、新たなブロツク
   データに対する演算かを制御するための制御手段
   とを具備したことを特徴とするデイジタル乗算
   器。