JPS62502648A - 情報伝送処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 情報伝送処理装置 技術分野 本発明は、情報伝送装置、特に伝送路上にプリアンプルパターンを付加して情報 を伝送する情報伝送処理装置に関する。

背景技術 ローカル・エリア・ネットワークのような情報伝送装置においては、−ｉに、第 １図のように伝送路上に複数のノードが設けられている。第１図において、符号 １０１は伝送路であり、符号Ｎ、、　Ｎ、、　Ｎ、、−−−−１ＮＦｌはノード である。プリアンプルパターンはフレームの先頭につけられ、プリアンプルパタ ーンからクロック信号を抽出し、ノードを通してデータを伝送する。ここでノー ドとは、データを次のノードに伝送する機能を持つ装置を言う。プリアンプルパ ターンはＩＥＥＥ規格（ｘ）８０２．３に規定されているものである。

ｒＥＥＥ規格８０２．３によると、フレームは８つの領域から成る。

すなわち、プリアンプルパターンの領域、データ開始信号の領域（ＳＦＤ）　、 発信先アドレスの領域、発信元アドレスの領域、以下に続く領域の長さを示す領 域：論理リンク制御（ＬＬＣ）データの領域、及びその他の領域。これらの領域 は上記記載の順序で、配置される。プリアンプルパターンは常にＳＦＤパターン と結合してフレームの先頭に位置している。プリアンプルパターンはそれぞれ” １０１０１０１０”のような７バイト（５６ビット）から成り、ＳＦＤパターン は、そのバイトの最後の２ビツビ１，０″が、′１，１”になる形で出来ている 。即ち、プリアンプルパターンが終わり、後続のデータが、その２ビンビ１．１ ”後に続（ことを意味する１０１０１０１１″のような１バイト（８ピント）で 、出来ている。従って、本開示において、フレームは、簡単に言うと、２つの領 域に分けられる。即ち、８バイト（６４ビツト）から成るプリアンプルパターン の領域（それは、それぞれ最初の７バイトが”１０１０１０１０’のようなビッ トであり、最後の１バイトが”１０１０１０１ドのような配列になっている）と 、もう一方はアドレスパターンを含む伝送データ及び送られるべきデータ、その 他の領域に分けられる。

フレームがノードに着信した時、クロック信号はフレームのプリアンプルパター ンから抽出され、クロック信号はノード内で、受信フレームを形成し、再構成さ れたフレームを別のノードへ送信する。

プリアンプルパターンの特徴から、プリアンプルパターンからクロック信号を抽 出している間にプリアンプルパターンは先頭から消失する。故にＩＥＥＥ規格が 決めるようにプリアンプルパターンには数ビットの長さが必要である。更にノー ドの数が増すなら、プリアンプルパターンのビット長は最初に６４ビツト以上な ければならない。以上のことが考慮されないと・プリアンプルパターンの大部分 が失われてしまい、その結果、クロック信号はそれ以上抽出できなくなるか、又 は送信データの一部分が、伝送路の終端に近い部分のノードでは消失してしまう 。

最近は、ＬＡＮシステムが広（用いられるようになってきたので、伝送路は長く なり、ノードの数が増えてきている。従って、プリアンプルパターンは、ＴＥＥ Ｅ規格を守るために、伝送路の始端に近いノードで、長いビット長を持たねばな らない、そして、各フレームが平均的に長いプリアンプルパターンを持つため、 情報伝送の効率が悪くなるという問題が生じることにもなる。したがって、もし 、各ノードで消失した部分が補われれば、この問題は解決し、情報伝送装置の利 用分野を広げることができる。

第２図にプリアンプルパターンの先頭の部分の消失の状態を示した。第２図（ａ ）は、ノードＮｌから送信され、ノードＮ。

に着信するフレームＦ１を表し、以下、フレームＦ、を標準プリアンプルパター ンとする。第２図（ｂ）はノードＮ！からＮ、に送られるフレームＦ２を示す、 フレームＦ、は　プリアンプルパターンＣ３と伝送データＡとで構成されている 。クロック信号は、ノードＮ２において、遅れ時間ｔ６と呼ばれる時間を費やし てプリアンプルパターンから抽出される。したがって、ノードＮ２に於いて、遅 れ時間ｔ４に相当するビット長だけフレームＣＩよりも短いプリアンプルパター ンＣ２を作り出す、この様にして、プリアンプルパターンの先頭の部分は、消失 する。故に、フレームが、複数のノードを通って送られる時、プリアンプルパタ ーンの大部分は失われることになり、クロック信号が、その後に続くノードにお いて、最早、抽出されなくなり、時には、送信データ＾の先頭の部分さえ消失し てしまう。

それに対応するため、プリアンプルパターンは伝送開始時には、長いビット長を 備えていなければならない。

第３図は情報伝送処理装置の依ｊ、Ｔ技術を表すブロック図である。第３図にお いて、符号１は伝送路を通じて、ノードＮ１からフレームＦ１を受信するノード Ｎ２の受信部であり、符号２は、フレームＦ２を伝送路上に送出するノードＮ２ の送信部である。符号３はフレームＦ１のプリアンプルパターンＣＩ７！１１ラ クロンク信号を抽出するクロック抽出回路である。フレームＦ、はフリツプ・フ ロップ回路４に送られ、クロック抽出回路３からのクロック信号を利用して、フ レームＦ２に再構成される。

プリアンプルパターンＣ２のビット長は、プリアンプルパターンＣ１からクロッ ク信号を抽出する間１．一部を消費するため、プリアンプルパターンＣＩのそれ よりも短くなる。フレームＦ１が別のノードに中継されるとき、フレームＦ２は クロック信号と共に、送信部２のフリップ・フロップ回路６に送られ、フレーム Ｆ２は、必要なら、データＡに追加データを加えることも出来るセレクタ５を通 して、送られる。フレームＦ、の送信相手局がノードＮ□自身ならば、セレクタ ５は送信データＡを拒絶し、データＡとクロック信号は、第３図には示されてい ないノード端末に送られる。先行技術においては、このように、各ノードが、プ リアンプルパターンの先頭部分を失い、又データ伝送の効率が悪くなるという問 題が生じていた。

発明の開示 本発明の目的は、ノードにおいて、消失したプリアンプルパターンを補い、正常 なプリアンプルパターンに戻すことにある。

別の目的は、ある値以上にしなければならないというプリアンプルパターンのビ ット長制限を受けながら、情報伝送装置の利用分野を広げることにある。

更に別の目的は、同じく、プリアンプルパターンのビット長制限において、情報 伝送装置のノードの数を増やすことにある。

また、更に別の目的は、情報伝送装置の伝送効率を高めることにある。

上記の目的は、各ノードにおいて、プリアンプルパターンの消失した部分を自動 的に補うか、又は消失したプリアンプルパターンを、自動的に新しく作られたプ リアンプルパタ一方法によって補償がなされる。１つは、クロック信号のための イネーブル信号（使用可能信号）の後に、新しく作られたプリアンプル信号を消 失したプリアンプルパターンに付加する方法であり、加えられたプリアンプル信 号のビット長は、消失した部分とほぼ同じものとする。もう１つの方法は、受信 したフレームのキャリアが検知された後で、標準的ビット長を持つ、新しく作ら れたプリアンプルパターンで、プリアンプルパターンの消失した部分を置き換え る方法である。先の方法は、タイミング回路、バッファ・メモリ、プリアンプル パターン発生器、ミキシング回路を公知の情報伝送処理装置に付加することによ って、達成される。後の方法は、先の方法と同じ回路に更にキャリア検知回路を 加えた構成で行われる。

図面の簡単な説明 第１図は、情報伝送装置を表す模式図である。第２図（ａ）は、ノードＮ、で受 信されたフレームＦｌを表した図であり、第２図（ｂ）はフレームＦ１からクロ ック信号を抽出後、ノードＮ２で得られたフレームＦ２を表した図である。第３ 図は、公知の情報処理伝送装置のプロ７り図である。第４図は、本発明の第１の 実施例のブロック図である。第５図（ａ）は、フレームＦ、のタイムチャート、 第５図（ｂ）は、フレームＦｔのタイムチャート、第５図（Ｃ）は、クロック抽 出のタイムチャート、第５図（ｄ）は、バッファ・メモリからの信号読みだしの タイムチャート、第５図（ｅ）は、発生したプリアンプル信号のタイムチャート 、第５図（ｆ）は、タイミング信号のタイムチャート、第５図（ｇ）は、フレー ムＦ３のタイムチャートである。第６図は、第４図における伝送部１のブロック 図である。第７図は、第６図の作用を説明するタイムチャートである。第８図は 、本発明の第２の実施例のブロック図である。第９図は、第４図における伝送部 １のブロック図である。第１０図（ａ）は、フレームＦｌのタイムチャート、第 １０図（ｂ）は、フレームＦ２のタイムチャート、第１０図（ｃ）は、６２ピン トゲ一ト信号のタイムチャート、第１０図（ｄ）は、バッファ・メモリ７の出力 のタイムチャート、第１０図（ｅ）は、禁止信号のタイムチャート、第１０１Ｄ 　（ｆ）は、新しく発生したプリアンプルパターンのタイムチャート、第１０図 （ｇ）は、フレームＦ、のタイムチャートである。

発明を実施するための最良の形態 第４図は、本発明の第１実施例の情報伝送処理装置を示す一部、第６図は、第４ 図における伝送部１のブロック図、第７図は、第６図の作用を説明するタイムチ ャートである。

第４図において、第３図と同一符号を持つブロックは、第３図と同じ機能を持つ 。例えば、第４図は、ノードＮｔにおけるブロック図を示しており、ブロック図 は第３図における公知の情報伝送処理装置にバッファ・メモリ７、プリアンプル パターン発生器８、タイミング回路９、ミキシング回路１０を加えることによっ て得られる。

フレームＦ、を受信部１が受信した時、クロック信号は、クロック抽出回路３に よって、プリアンプルパターンＣ８から抽出される９次に、フレームＦ、が、フ リップ・フロップ回路４において、フレームＦ２に再生される時、フレームＦｔ のプリアンプルパターンＣ２のピント長は、プリアンプルパターンＣ１のそれよ りも短くなる。即ち、第５図（ａ）　、　（ｂ）に示すように、遅れ時間１．１ を消費してプリアンプルパターンＣ３からクロック信号を抽出することによって 、プリアンプルパターンＣ１の先頭部分は消失する。フリップ・フロップ回路４ によって、再生されたフレームＦ２は、一旦、バッファ・メモリ７に送られ、同 時に、クロック抽出回路３によって与えられたイネーブル信号Ｓ□が、第４図に 示すように、送信部２内のタイミング回路９とプリアンプルパターン発生器８に 送られる。イネーブル信号Ｓｅ１は、イネーブル信号Ｓｅ＋と同じの長さのフレ ームＦｔの存在を示す明確な証拠を与える信号であり、例えば、第５図（ｃ）に 示すような長さである。

プリアンプル信号発生器８が、イネーブル信号Ｓｅｌを受信した時、第５図（ｅ ）に示すような、プリアンプル信号が、新しく発信する。ミキシング回路１０に おいて、バッファ・メモリ７で貯えられたフレームＦ２のデータと、新しく生成 されたプリアンプル信号の一部は、タイミング回路９の制御によって、結合され る。通常、情報伝送装置において、遅れ時間ｔ、は前取って、決めることが出来 る。よって、ミキシング回路１０によって、新しく発生したプリアンプル信号が 選択されるための存続時間ｔ１は、第５図（ｆ）に示すように、タイミング回路 ９内で、遅れ時間ｔ６　と実質的に同じように与えられる。故に、フレームＦ２ 内のデータは、存続時間ｔ２が経過すると、すぐにバッファ・メモリ７から読み だされ、プリアンプルパターンの消失部分は、第５図（ｇ）のように、補償され る。第５図（ｇ）は、ミキシング回路１０からの出力フレームであり、送信部２ へ送られるフレームＦ、を表している。フレームＦ、において、符号Ｅは、プリ アンプルパターンＣ２に新しく加えられたプリアンプル信号で、プリアンプルパ ターンＣ２と組み合わせてプリアンプルパターンＣ３を構成する。プリアンプル パターンＣｚと伝送データＡはバッファ・メモリ７から読みだされたものである 。

第６図は、送信部２の詳細ブロック図で、特に、新しく発生したプリアンプルパ ターンとフレームＦ２を結合するタイミング動作に関するブロック図である。第 ６図において、第４図と同一符号を持つブロックは、第４図と同じ働きをする。

第７図は、第６図を説明するタイムチャートである。

バッファ・メモリ７が、第７図（ｂ）に示すフレームＦ２を受信した時、第７図 （ｃ）のように高レベルにあるイネーブル信号Ｓｅ、は、同時にオア回路９６に 送られ、その結果、オア回路９６は、第７図（ｆ）に示すように、高レベルのタ イミング信号ＴＭ、＋を作り出す。第７図（ａ）は、第７図（ｂ）のフレームＦ オと比較したフレームＦ＋を表している。タイミング信号ＴＭ３はカウンタ９３ へ供給され、このカウンタ９３では、第７図（ｇ）に示すアクセス・アドレス信 号が作られ、バッファ・メモリ７へ送られる。バッファ・メモリ７がアクセス・ アドレス信号を受信すると、データはバッファ・メモリ７へ蓄積され、読みださ れる。バッファ・メモリ７はリング・タイプなので、そこに蓄積されたデータ（ フレームｐｇ）は、自動的に”１リング・サイクル”後に読みだされる。この実 施例においては、リング・サイクルの時間は、プリアンプルパターンの消失部分 を補うために新しく発生したプリアンプル信号を付加する継続時間を決定するう えで、重要である。リング・サイクルの時間は、普通、記憶容量に関連しており 、例えば、バッファ・メモリ７が、１メガバイトの記憶容量を持つ場合、その時 間は、およそ４１０マイクロ秒になる。

イネーブル信号Ｓｅ、は、また、プリアンプル信号発生器８へ、立ち上がり検出 回路９４を通ってカウンタ９１へ、立ち下がり検出回路９５を通ってカウンタ９ ２へそれぞれ送られる。イネーブル信号Ｓｅ、が、プリアンプル信号発生回路８ へ送られる時、第７図（ｉ）に示す新しいプリアンプル信号が発生し、その一部 分（Ｅｌ）が、第７図（ｄ）に示すように、タイミング信号ＴＭ、の存続時間内 にのみ、ミキシング回路１０に与えられる。

タイミング信号ＴＭ２は以下のように生成される。即ち、立ち上がり検出回路９ ４がイネーブル信号Ｓｅ、の立ち上がりレベルを検出すると、カウンタ９１はタ イミング信号ＴＭｚを発生し、ミキシング回路１０へ送る。タイミング信号ＴＭ ２の存続時間は、リング・サイクルの時間と等しくなるように決められる。次ぎ に、立ち下がり検出回路９５がイネーブル信号Ｓｅ、の立ち下がりレベルを検出 すると、第７図（ｅ）に示すように、カウンタ９２はタイミング信号ＴＭ＋を発 生し、それをオア回路９６に送る。タイミング信号Ｔｌｌ、の存続時間は、同じ く、リング・サイクルの期間と等しくなるように決められる。従って、タイミン グ信号ＴＭ、の存続時間は、第７図（ｆ）に示すようにタイミング信号律、とイ ネーブル信号Ｓｅ、を足したものとなり、その結果、カウンタ９３は、　７Ｍ３ の存続時間と等しい時間内に、アクセス・アドレス信号を発生する。言い換えれ ば、新しく発生したプリアンプル信号は、プリアンプル信号発生器８から最初に ミキシング回路１０に送られ、次いでバッファ・メモＵ　７に蓄積されていたフ レームＦ２のデータが読みだされて、第７図（ｈ）に示すようにタイミング信号 ＴＭ！の終わりの時点からタイミング信号ＴＭＩ　の終わりの時点迄の間にミキ シング回路１０に送られることを示している。故に、ミキシング回路１０は、第 ７図（ｊ）に示すように、フレームＦ、を生成する。第７図（ｊ）において、符 号Ｅ、は付加されて、フレームＦ２のデータを読みだす、新しく生成されたプリ アンプル信号の一部を示す。　第７図（ａ）から（ｊ）までと比較して分かるよ うに、上記の実施例によると、フレームＦ１の始まりの点から、フレームＦ、ま での間に遅れ時間ｔ４の時間差があるが、これは、情報伝送効率の低下の原因と なり、更に、プリアンプルパターンＣ１のビット長は、ＩＥＥＥ規格に従ったビ ット長（６４ビツト）と等しくない長さで、ある。この問題を解決するために、 第８，９．１０図を参照しながら、別の実施例について説明する。

第８図は、本発明の第２の実施例の情報伝送処理装置のブロック図を示し、第９ 図は、第８図の伝送部のブロック図であり、第１０図は、第９図の機能を説明す るタイムチャートである。　第８図において、第４図と同一の符号及び数字を持 つブロックは、第４図と同じ作用をする。実施例において、キャリア・センサ１ １は、着信フレームＦ１のキャリアを感知する。すなわち、受信部１が、フレー ムＦ、を受信すると、キャリア・センサ１１が、着信フレームＦ１のキャリアを 感知し、タイミング回路１２に送られるイネーブル信号Ｓｅ、を発生させる。

第８図の受信部の他の回路は、次の働きをする。クロンク抽出回路３は、フレー ムＦ１のプリアンプルパターンＣ０からクロック信号を抽出し、そのクロック信 号は、フリップ・フロップ回路４に送られる。フリップ・フロップ回路４はフレ ームＦ、をフレームＦ２に作り替える働きをする。フレームＦ２はバッファ・メ モリ７１に送られる。第８図の伝送部２にタイミング回路１２があるが、その機 能は、第４図又は第６図のタイミング回路９と全く違っている。第９図は、タイ ミング回路１２とそれに関連する回路のブロック図を示している。第９図におい て、第８図と同一の数字及び符号を持つブロックは、第８図と同じ作用をする。

タイミング回路１２内で、イネーブル信号Ｓｅｚは、６２ビツトゲ一ト発生器１ ２１へ発信され、６２ピントゲ一ト発生器１２１は、６２ビツトのビット長を持 つ６２ビツトゲ一ト信号を生成する。６２ビツトゲ一ト信号は、プリアンプル信 号発生器８、タイミング回路１２内の１，１ビツト検出器１２２゜ミキシング回 路ｌＯに送られる。プリアンプル信号発信器８が、６２ビツト・ゲート信号を受 信すると、プリアンプル信号発信器８は、”１０１０１０１０−−−１０２のよ うな６２ピント長を持つプリアンプルパターンを作り、ミキシング回路１ｏへ送 る。バッファ・メモリ７１は、「ファースト・イン・ファースト・アウト（ＦＩ ＦＯ）タイプ」であり、バッファ・メモリ７１が、フレームＦｔを蓄積すると、 貯えられたフレームＦｔは同時に読みだされ、１．１ビツト検出器１２２と２ビ ツト・シフト・レジスタ　１２３へ送られる。１，１ビツト検出器１２２は、読 みだされたフレームＦ２からビット信号“１，１″を検出する。フレームＦ２に おいて、ピント信号”１．１”はプリアンプルパターンＣ２の最後の２ビツトで あり、バッファ・メモリ７１へ送る禁止信号を生成する。

バッファ・メモリ７１が禁止信号を受信すると、バッファ・メモリ７１は読みだ しの動作を停止する。２ピント・シフト・レジスタ１２３は、そのインプット信 号の最後の２ビツトを残すためのもので、その２ビツトは、ビット信号１１．１ ”に相当する。ミキシング回路１０へ入力された６２ビツトゲ一ト信号により、 プリアンプル信号発生器８によって、生成された６２ビツトプリアンプルパター ンのみが選択され、６２ビツトゲ一ト信号の後に２ビツト・シフト・レジスタ１ ２３がらのアウトプット信号が選択されるように、ミキシング回路１ｏを制御す る。

１．１ビツト検出器１２２に送られた６２ビツトゲ一ト信号が終了すると、検出 器１２２は、蓄積されたフレームＦ２の残りのデータの８売みだしを始めるよう に、バッファ・メモＩＪ７１を’１１　’＜Ｈする。その残りとは、即ち、フレ ームＦ２の伝送データＡに等しい。それから、バッファ・メモリ７１がら８売み だされるアウトプット、即ち、伝送データＡは、２ビツト・シフト・レジスタ１ ２３に送られる。故に、残されたビット信号ｍ１，１″は２ビツト・シフト・レ ジスタ１２３から、最初にミキシング回路１０に入力され、その後、伝送データ Ａがミキシング回路１０に送られる。第１０図は、上記のことを説明するタイム チャートである。第１０図（ａ）は、受信部１が受信したフレームＦ、を表して おり、フレームＦ、は、プリアンプルパターンＣ３が、′１．トの２ビツトが存 在するＳＦＤパターンを含む６４ピント長を持つようにした標準フレームである 。第１０図（ｂ）は、バッファ・メモリ７１に送られたフレームＦ２を表し、影 の部分はプリアンプルパターンＣ５の消失部分である。消失部分のビット長は、 遅れ時間１．のそれと一致する。第１０図（ｃ）は、イネーブル信号Ｓｅ、によ って得られた６２ピントゲ一ト信号を表している。

しかし、キャリア・センサ１１がイネーブル信号Ｓｅ、を生成する時、フレーム Ｆ、のキャリアの先端部とイネーブル信号Ｓｅ。

の間には時間差が起こる。故に、第１０図（ｃ）に示すように、６２ビツトゲ一 ト信号とフレームＦ１の先端部分の間には遅れ時間ｔｄＩがあり、その遅れ時間 は２ピントより長く、遅れ時間ｔ４より短い。第１０図（ｄ）は、バッファ・メ モリ７１のアウトプ７）を示し、アウトプットの各データは、書き込まれる度に 読みだされる。しかし、第１０図（ｅ）に表すようにど１．１′ピント検出器１ ２２と禁止信号によってバッファ・メモリ７１に送られるビット信号”１．１” が検出された時、読みだしの動作は一旦停止する。第１０図（ｆ）は、第１０図 （ｃ）に示すように、６２ビツトゲ一ト信号が、プリアンプル信号発生器８にイ ンプントされた時、プリアンプル信号発生器８によって新しく生成されるプリア ンプルパターンＥ２を表している。第１０図　（は、ミキシング回路１０から生 成されたフレームＦ、を示す。ミキシング回路１０は、第１０図（ｆ）に示す新 しく作られたプリアンプルパターンＥ２と、ビット信号２１，１”及び伝送デー タＡとを選択し、フレームＦ、を生成する。ピント信号”１．１”、伝送データ Ａは２ビツト・シフト・レジスタ９９によって与えられる。　第１０図（ｇ）と 第５図（ｇ）を比較すると、遅れ時間ｔｔｌ＋は、遅れ時間ｔ４より小さく、前 の実施例より、後の方が、伝送効率が良い。更に、後の実施例では、ＩＥＥＥ規 格と全く等しいプリアンプルパターン（プリアンプルパターンＣｍ）が得られる 。

補正書の翻訳文提出書　崇許法第１８４条の７第１助昭和６１年　８月２５日 特許庁長官　黒　１）　明　雄　殿 １　特許出願の表示 ＰＣＴ／ＪＰ８５１０　Ｏ７１３ ２発明の名称 情報伝送処理装置 ３　特許出願人 住　所　神奈川県用埼市中原区上小田中１０１５番地フリ　カ”す　フ　ジ　ツ ウ　カブ　シキ　カイ　シャ名称富士通株式会社 ４　イ大＝ＩＰ二込、 住　所　〒２１１神奈川県川崎市中原区上小田中１０１５番地１９８６年６月１ ９日 ６　添付書類の目録 （１）　補正書の翻訳文　１通 ノ〆一一）Ｎ 請求の範囲 １、　伝送路上に配置された複数のノードにわたり、プリアンプルパターンを用 いて、伝送データを継送する情報伝送処理装置であって、該複数のノードの一つ のノードにおける、少なくとも下記の構成より成る情報伝送処理装置：少なくと も第１のプリアンプルパターンと伝送データより成る第１のフレームを該第１の プリアンプルパターンと該伝送データの順序で受信する手段； 該第１のプリアンプルパターンの先頭部分を消失させて該第１のプリアンプルパ ターンからクロ７り信号を抽出する手段； 該クロック信号を用いて第１のフレームから第２のフレームを生成する手段、こ こにおいて、該第２のフレームは少なくとも第２のプリアンプルパターンと該伝 送データより、該第２のプリアンプルパターン、該伝送データの順序で配列して 、構成され、また、該第２のプリアンプルパターンは上記消失した先頭部分に相 応したビット長だけ該第１のプリアンプルパターンより短いビット長ヲ持つ；第 １のプリアンプルパターンと等しい新規プリアンプルパターンを形成して、消失 した該先頭部分と木質的に等しいビット長の閣、プリアンプル信号を付加するこ とによって該消失した先頭部分を補償する手段； 少な（とも該新規プリアンプルパターンと該伝送データとにより、該プリアンプ ルパターン、該伝送データの順序に配列して成る新規フレームを生成する手段； 及び該新規フレームを該ノードより送出する手段。

２．　上記クレーム１記載の情報伝送処理装置において、新規フレームを生成す る該手段は、少な（とも、第１のプリアンプルパターンと等しい該新規プリアン プルパターンと該伝送データとより成り、第」のフレームと等しい該新規フレー ムを形成する手段より成る。

３、　上記クレーム２記載の情報伝送処理装置は、更に、少なくとも、該第２の フレームの存在の明確な証拠を与えるイネーブル信号を形成する手段より成る。

４、　上記クレーム３記載の情報伝送処理装置において、該消失した部分を補償 する該手段と該新規フレームを生成する該手段は、少なくとも、下記の構成より 成る：該第２のフレームを受信し、且つ蓄積する該手段と機能的に接続された、 該第２のフレームの蓄積が開始されて第１の時間が経過すると、自動的に該蓄積 された第２のフレームを読みだすバッファ・メモリ； 該イネーブル信号が与えられると発信プリアンプル信号を発信するプリアンプル パターン信号発生器；該発信プリアンプル信号と該バッファ・メモリから読みだ された該蓄積された第２のフレームとを選択して該新規フレームを生成し送出す る該手段と該プリアンプル信号発生器と該バッファ・メモリとにそれぞれ機能的 に接続されたミキシング回路；及び 該バッファ・メモリを該第２のフレームを蓄積するよう制御し、該ミキシング回 路を該第１の時間中に該発信プリアンプル信号を選択するよう制御する該ミキシ ング回路に機能的に接続されたタイミング回路。

５、　上記クレーム４記載の情報伝送処理装置において、該タイミング回路は、 少なくとも、下記の構成より成る：該発信プリアンプル信号を選択するよう制御 する第１のタイミングゲート信号を発生する、該イネーブル信号手段に機能的に 接続された第１のカウンタ、ここにおいて、該第１のタイミングゲート信号は該 イネーブル信号の前縁を検出して発生し、該第１の時間と等しい時間間隔を有す る；第２のタイミングゲート信号を発生する、該イネーブル信号手段に機能的に 接続された第２のカウンタ、ここにおいて、該第２のタイミングゲート信号は該 イネーブル信号の後縁を検出して発生し、該第１の時間と等しい時間間隔を有す る； 該第１のイネーブル信号と該第２のタイミングゲート信号を受信して第３のタイ ミングゲート信号を生成する、機能的に該イネーブル信号手段と該第２のカウン タに接続されたオア回路、ここにおいて、該第３のタイミングゲート信号は該イ ネーブル信号と該第２のタイミングゲート信号の時間長を合計した時間間隔を有 する；及び 該第３のタイミングゲート信号を受信してアクセス・アドレス信号を該バッファ ・メモリに供給する、機能的に該イネーブル信号手段と該ミキシング回路に接続 された第３のカウンタ。

６、　プリアンプルフィールドとデータフィールドを含むデータフレームを伝送 するデータ伝送ユニットであって、該伝送ユニットは、少なくとも、以下の構成 より成る：データフレームを受信し、プリアンプルフィールドの元の長さが減少 した長さになって減少プリアンプルを結果として生成してプリアンプルフィール ドからクロック信号を取り出す受信手段； 元のプリアンプル長と減少プリアンプル長との差に等しい長さを有する補償プリ アンプルを生成し、その補償プリアンプルと減少プリアンプル及びデータフィー ルドを組み合わせる修復手段；及び 修復プリアンプルフィールドとデータフィールドをクロック信号を用いて新しい データフレームとして発信する発信手段。

国際調を報告 ＡＮＮＥＸ　Ｔｏ　ＴＦＥ　ｒＮＴＥＲＮＡＴＩＯＮＡＬ　ＳＺ入ＲＣＨＲＥＰ ＯＲＴ　０ＮＵＳ−Ａ−４０９９０２４０４１０７／７８　ＮｏｎｅＦｏｒ　ｍ ｏｒｅ　ｃｉ＠ｚａｉｌｓ　ａｂｏｕｔ　ｔｈｉｓ　ａｎｎｅｘ　：

Claims (10)

【特許請求の範囲】
1. １．伝送路上に配置された複数のノードにわたり、プリアンブルパターンを用い て、伝送データを継送する情報伝送処理装置であって、該複数のノードの一つの ノードにおける、少なくとも下記の構成より成る情報伝送処理装置：少なくとも 第１のプリアンブルパターンと伝送データより成る第１のフレームを該第１のプ リアンブルパターンと該伝送データの順序で受信する手段； 該第１のプリアンブルパターンの先頭部分を消失させて該第１のプリアンブルパ ターンからクロック信号を抽出する手段； 該クロック信号を用いて第１のフレームから第２のフレームを再生させる手段、 ここにおいて、該第２のフレームは少なくとも第２のプリアンブルパターンと該 伝送データより、該第２のプリアンブルパターン、該伝送データの順序で配列し て、構成され、また、該第２のプリアンブルパターンは上記消失した部分に相応 したビット長だけ該第１のプリアンブルパターンより短いビット長を持つ；新規 プリアンブルパターンを生成して該第２のプリアンブルパターンを修復させる手 段、 少なくとも該新規プリアンブルバクーンと該伝送データとにより、該プリアンブ ルパターン、該伝送データの順序に配列して成る新規フレームを形成する手段； 及び該新規プリアンブルパターンを該ノードへ送る手段。
2. ２．上記クレーム１記載の情報伝送処理装置において、新規プリアンブルパター ンを生成して該第２のプリアンブルパターンを修復する該手段は、少なくとも第 １の新規プリアンブルパターンを形成して、該第２のプリアンブルパターンの先 頭部にて消失した該ビット長に相当するビット長の間、プリアンブル信号を付加 して補償する手段より成る。
3. ３．上記クレーム２記載の情報伝送処理装置において、新規フレームを形成する 該手段は、少なくとも第１の該新規プリアンブルパターンと該伝送データより構 成される第１の該新規フレームを形成する手段より、成る。
4. ４．上記クレーム３記載の情報伝送処理装置は、少なくとも更に該第２のフレー ムの存在を示す明確な証拠を与える第１のイネーブル信号を生成する手段より成 る。
5. ５．上記クレーム４記載の情報伝送処理装置において、その消失部を補う該手段 と第１の新規フレームを生成する該手段は、少なくとも下記の構成より成る：該 第２のフレームを蓄積し、該第２のフレームの蓄積が始まると、所定の第１の時 間が終了した時、蓄積された該第２のフレームを自動的に読み出すバッファ・メ モリ；該第１のイネーブル信号が送られると、発信プリアンブル信号を新たに発 信するプリアンブル信号発生器；該バッファ・メモリから読み出された該第２の 蓄積されたフレームと該発信プリアンブル信号を選択することによって、該第１ のフレームを作り出すミキシング回路；及び該第２のフレームを蓄積するための 該バッファ・メモリと、該第１の時間内に該発信プリアンブル信号を選択するた めのミキシング回路を制御するタイミング回路。
6. ６．上記クレーム５記載の情報伝送処理装置において、該タイミング回路は、少 なくとも下記の構成より成る：該発信プリアンブル信号を選択するための該ミキ シング回路を制御する第１のタイミングゲート信号を生成する第１のカウンタ、 ここにおいて、該第１のイネーブル信号の前縁が検出された後に発信される第１ のタイミングゲート信号は該第１の期間と同じ時間長を持つ； オア回路に送られる第２のタイミングゲート信号を発信するための第２のカウン タ、ここにおいて、該第１のイネーブル信号の後縁が検出された後に発信される 第２のタイミングゲート信号は該第１の期間と同じ時間長を持つ；該第１のイネ ーブル信号と該第２のタイミングゲート信号を受信することによって第３のタイ ミングゲート信号を生成するオア回路、ここにおいて、該第３のタイミングゲー ト信号は該第１のイネーブル信号の期間と該第２のタイミングゲート信号の期間 を加えた時間長をもつ；及び該第３のタイミングゲート信号を受信することによ ってアクセス・アドレス信号を該バッファ・メモリへ与えるための第３のカウン タ。
7. ７．上記クレーム６記載の情報伝送処理装置は、更に少なくとも下記の構成より 成る： 該第１のフレームのキャリアを感知するための手段；及び 該キャリアの存在を示す明確な証拠を与える第２のイネーブル信号を生成する手 段。
8. ８．上記クレーム７記載の情報伝送処理装置において、該消失部を修復する手段 は、少なくとも、該第２のイネーブル信号と同期した標準ビット長を持つ該第２ の発信プリアンブルパターンを生成する手段より成る。ここにおいて、該第２の 発信プリアンブルパターンは、その先頭から数えて“１０１０１０１１”である 最後のオクテットを除いて、それぞれ“１０１０１０１０”である８オクテット より、少なくとも構成される。
9. ９．上記クレーム８記載の情報伝送処理装置において、発信フレームを形成する 手段は、少なくとも、該第２の発信プリアンブルパターンを該伝送データに加え ることによって該第２の発信フレームを形成する手段より成る。
10. １０．上記クレーム９記載の情報伝送処理装置において、該第２の発信プリアン ブルパターンを生成する手段と該第２の発信フレームを形成する手段は、少なく とも、下記の構成より成る： 該第２のフレームを修復し、自動的及び同時に該蓄積された第２のフレームを読 みだすためのバッファ・メモリ；該第２のイネーブル信号を受信して、６２ビッ トの時間長を有する６２ビットゲート信号を発信する６２ビットゲート信号発生 器； 該６２ビットゲート信号を受信する６２ビットプリアンブルパターンを生成する プリアンブル信号発生器、ここにおいて、６２ビットプリアンブルパターンは最 後のオクテットの２ビット“１，１”を除き該８オクテットから成る；該６２ビ ットゲート信号を受信している間、該バッファメモリから読み出された該第２の フレームを受信する最後の２ビットを検出し、該６２ビットゲート信号が終了す るまで、該バッファ・メモリの読み出し動作を停止させるために禁止信号を該バ ッファ・メモリに送る“１，１”ビット検出回路；該バッファ・メモリから読み 出された該第２のフレームを受信する最後の２ビット“１，１”を残し、最後の ２ビット“１，１”と該バッファ・メモリから該伝送データとが与えられる時、 該バッファ・メモリ内の伝送データを送り出すための２ビット・シフト・レジス タ；及び 第１にプリアンブル信号発生器から６２ビットプリアンブルパターンを、第２に 最後の２ビット“１，１”と該伝送データを選択することによって該発信フレー ムを形成するミキシング回路、ここにおいて、最後の２ビット“１，１”と該伝 送データは、該６２ビットゲート信号と該６２ビットプリアンブルパターンと第 ２の該プリアンブルバクーンから生成された２ビット“１，１”の制御によって 、該２ビット・シフト・レジスタから与えられる。