JPS6248124A - サブレンジング・アナログ−デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １哩へ１１ 本発明は、高速で高精度のサブレンジング　アナログ−
デジタル変換器に関し、特にその残留信号の精度を改善
し、デジタル・エラー訂正回路を簡単化し、その残留信
号増幅器の過駆動を阻止し、サンプル・ホールド入力段
の精度を改善するための技術に関する。

サブレンジングＡＤＣとして知られているタイプのアナ
ログ−デジタル変換器（Ａ　Ｄ　Ｃ＞は、高速ＡＤＣの
３つの一般的なタイプの内の１つである。連続近似タイ
プのＡＤＣは、構造が簡単でありしかも非常に精度が良
いが、これらは、その変換プロセスの直列的性質のため
変換時間が極めて遅い。例えば、１２ビットの分解能の
連続近似アナログ−デジタル変換器では、変換時間は約
０．６マイクロ秒から１マイクロ秒が代表的である。他
の極端では、「フラッシュ変換」タイプのＡＤＣは、非
常に短い変換時間を持っており、１サイクルの動作を必
要とする。しかしながら、この高速は、回路の複雑さが
大変増すことを犠牲にして得られる。８ビット分解能で
１００メガヘルツの高さの変換速度を持つフラッシュ変
換器は、現在の集積回路技術の限界である。サブレンジ
ング・タイプのＡＤＣは、フラッシュ・エンコーダと連
続近似ＡＤＣとの間の中間の妥協点を与える。サブレン
ジングＡＤＣに関する現行技術は、アナログ・デバイシ
ズ社製造の１２ピッｌ−１１０メガヘルツのサブレンジ
ング・アナロクーデジタル変換器モデルＮｏ、ＣへＶ−
１２１０が表していると考えられる。サブレンジング・
アナログ−デジタル変換器は、代表的にはサンプル・ホ
ールド又はトラック・ホールドの回路を用い、この回路
の発生するサンプル電圧は、Ｍ　Ｓ　Ｂ　（Ｍ上位ビッ
ト）フラッシュ・エンコーダによりエンコードされてＭ
ＳＢワードを発生する。このＭＳＢワードはレジスタに
一時的に記憶される。そのサンプルされたアナログ入力
はまた遅延回路を介して加算ノードくこれは減算ノード
とも呼ばれる）へ前送される。このＭＳＢワードは次に
高精度デジタル−アナログ変換器に入力されて、そのＭ
ＳＢワードの高精度のアナログ表現を発生し、これはそ
の前送されたアナログ入力から減算されて残留信号を発
生する。この残留信号は、増幅されてＬＳＢ（最下位ビ
ット）フラッシュ・エンコーダに供給される。これらＬ
ＳＢワードとＭＳＢワードとはデジタル・エラー訂正回
路によって組み合わされて所望のデジタル出力ワードを
発生する。

最も進んだ現、在久手可能なサブレンジングＡＤＣは、
多くの欠点に悩まされている。それらは、大変高価（代
表的には１２ビットではコス１〜が約２，５００゜ＯＯ
ドル）な１０メガヘルツのデバイスである。これらは、
代表的には非常に大きく　、２２６ｃｍ２（３５スクエ
ア・インチ）のプリンｌ−回路ボードを必要とする。精
度は、それらの１２ビット分解能よりも低い傾向があり
、しかもそれらの１０メガヘルツ仕様の限界に近い速度
での信’ｔ’ｉ性は望ましくない程低い。比較的多くの
数の外部ポテンショメータは、はぞよい精度の変換を得
るためには個々に調節しなければならず、これは、コス
トを増し、更に現在入手可能なサブレンジングＡＤＣの
不便さを増す。ある温度での満足な動作を得るためにあ
る温度でそれらポテンショメータを調節すると、別の温
度で満足な動作が得られない場合が多い。

従って、明らかに、現行技術のサブレンジング・アナロ
グ−デジタル変換器における相当な改善に対する満たさ
れていない要求がある。しかしながら、そのような改善
を達成するための方法は明らかにされていない。サブレ
ンジング・アナログ−デジタル変換器の全体の性能に関
与する多くの工夫があり、サンプル・ホールド又はトラ
ック・ホールドの回路における工夫、フラッシュ・エン
コーダが使用するところのＭＳＢフラッシュ・エンコー
ダ及びＬＳＢフラッシュ・エンコーダの出力に対する「
幅」の異なった組み合わせにおける改良、残留増幅器の
過駆動を阻止する工夫、及び所望の分解能及び精度の正
確なデジタル出力ワードを発生ずるためにＭＳＢワード
及びＬＳＢワードを再構成するデジタル・エラー訂正回
路において異なった技術及び改良を施す工夫、がある。

サブレンジング・アナログ−デジタル変換器に必要なサ
ンプル・ホールド回路は、非常に正確でなければならな
い。代表的には、このようなサンプル・ホールド（又は
トラック・ホールド）回路は、スイッチング・ダイオー
ド・サンプリング・ブリッジを備えており、これは、高
速で高度に正確な開ループ入力バッファによりアナログ
入力信号から絶縁さ九でいる。サンプリング・キャパシ
タは、「サンプル指令」に応答して作動されるダイオー
ド・サンプリング・ブリッジの出力に接続されており、
これは第２高速バツフアへ入力として供給される。

代表的には、サブレンジング・アナログ−デジタル変換
器に使用されるタイプのサンプル・ホールド回路、例え
ばアナログ・デバイシズ社製造のＩＩＴＳＯＯ１０トラ
ック・ホールド回路の出力インピーダンスは、約５オー
ムである。このトラック・ホールド回路の利得は、外部
ポテンショメータにより調節される。

高入力インピーダンス及び低出力インピーダンスを得る
ためにフィードバック増幅器を使用することは一般的な
手段であるが、これまで演算増幅器の中で、非常に低い
入力オフセット電圧、高度の温度安定性、高入力インピ
ーダンス、及び１２ビ・ント１０メガヘルツのサブレン
ジング・アナログ−デジタル変換器に適するようなサン
プル・ホールド（トラック・ボールド）回路のため閉ル
ープ出力段の使用を可能にするのに必要となる高帯域幅
、を持っているものは知られていない。

九吸Δ更立 従って、本発明の目的は、改善した高速、高精度のサブ
レンジング・アナログ−デジタル変換器を提供すること
である。

本発明の他の目的は、物理的寸法を減少し、コストを低
減し、かつ同一分解能で従来のサブレンジングＡＤＣよ
りも実質上高い精度を持った、高速、高精度のサブレン
ジング・アナログ−デジタル変換器を提供することであ
る。

本発明の他の目的は、外部ポテンショメータと使用しな
い、高速、高分解能、高精度のサブレンジングＡＤＣを
提供することである。

本発明の他の目的は、高速で高精度のサブレンジング・
アナログ−デジタル変換器の残留増幅器の過駆動を回避
する改善した技術を提供することである。

本発明の他の目的は、改善した高速で極めて高い精度の
サンプル・ホールド（又はトラック・ホールド）回路を
提供することである。

本発明の他の目的は、１０メガヘルツ１Ｚビットのサブ
レンジング、・アナログ−デジタル変換器での使用に適
当な程十分高い帯域幅、低入力オフセット、及び高ＤＣ
安定性を有する改善した閉ループ増幅器を提供すること
である。

要約すると、本発明の１実施例によれば、本発明が提供
する高速、高分解能、高精度のサブレンジング・アナロ
グ−デジタル変換器は、最上位ビット（ＭＳＢ）フラッ
シュ・エンコーダ又はアナログ−デジタル変換器であっ
て、この出力がアナロク入力の変換先のデジタル・ワー
ドの分解能よりも高い精度を有したデジタル−アナログ
変ＩｆＡ　器の入力に結合されていることと、このＭＳ
Ｂフラッシュ・エンコーダのアナログ入力をデジタルー
アナロク変換器の出力へ接続された加算ノードへ木質上
直接にフィードフォワードする手段、増幅器付勢制御信
号に応答して加算ノード電圧差が安定した後加算ノード
を差信号増幅器の入力へ結合する絶縁スイッチング回路
、及び最下位ビット（ＬＳＢ）フラ・ンシュ・エンコー
ダ又はデジタル−アナログ変換器、を含んでいる。本発
明の記述した実施例において、ＭＳＢフラッシュ・エン
コーダ及びＬＳＢフラッシュ・エンコーダは夫々７ビッ
ト出力を発生し、これはデジタル・エラー訂正回路にう
・ンチされる。

ＬＳＢフラッシュ・エンコーダ及びＭＳＢフラ・ンシュ
・エンコーダにより夫々発生される最下位７ビット及び
最上位７ビットは、互いに加算されて、サブレンジング
・アナログ−デジタル変換器に対するアナログ入力を表
す１２ビ・７ト出力ワードを発生する。抵抗性エラー調
節回路は、Ｍ　Ｓ　Ｂフラッシュ・エンコーダにより導
入される可能性のある最大圧エラー及び最大負エラーの
相に等しいエラー電圧を、ＭＳ［３フラッシュ・エンコ
ーダの正及び負の電圧基準入力の両方に加算するように
接続されて、それによってＭＳＢフラッシュ・エンコー
ダにより導入されるそのエラーが正の電圧レンジで生ず
るのを保証し、その結果圧の２進数にのみデジタル・エ
ラー訂正回路が作用するだけでよいようにする。加算ノ
ードと差信号増幅器との間の絶縁スイッチは、差信号増
幅器の過駆動を阻止し、そして゛アナログ入力電圧の直
接フィードフォワードを可能にし、それによって従来の
サブレンジング・アナログ−デジタル変換器の遅延回路
に関係した不正確さを回避する。

本発明の記述実施例においては、高精度サンプル・ホー
ルド回路が提供され、これは、サンプリング・キャパシ
タとスイッチング・ダイオード　ブリッジの出力との間
の高入力インピーダンス・バッファとして機能する閉ル
ープ出力増幅器を用い、そのスイッチング・ダイオード
・ブリッジの入力は高速バッファ回路によってサンプル
されるべきアナログ入力信号からバッファされる。高速
、高精度、低オフセット、低ドリフｉ〜の演算増幅器は
、閉ループ増幅器としての使用には満足なものである。

記述したサンプル・ホールド回路の閉ループ増幅器は、
サンプル・ホールド回路の出力に夫々結合されたグーｌ
−電極を有する１対のＮ−チャンネルＪＰＥＴソース・
フォロワ回路、及びその増幅器の出力に接続されたフィ
ードバック抵抗器、を含んでいる。平衡型電流バイアス
及び入力電圧レベル・シフト及び増幅の回路は、第１及
び第２のソース・フォロワ回路をかみ、これらの夫々は
、Ｎ−チャンネルＪＰＥＴの夫々のソース電極と直列に
、ＰＮＰ　１−ランジスタのエミッタに結合された抵抗
器を含んでおり、そのＰＮＰ　１〜ランジスタのコレク
タは定電流源に結合されている。それら２つのＰＮＰ）
ランジスタのコレクタは、夫々差動増幅器のＮＰＮ差動
入力Ｉ・ランジスタ対のベース電極に結合されており、
その差動増幅器の出力は、フィードバック抵抗器によっ
てＮ−チャンネルＪＰＥＴの１つのゲートに結合されて
おり、もう一方のＪＦＥＴのゲートは閉ループ演算増幅
器の非反転入力として機能する。Ｎ−チャンネルＪＰＥ
Ｔの夫々のソース電極は、バッファ回路によって反対側
のソース・フォロワ回路のＰＮＰ　ｌ〜ランジスタのベ
ース電極に結合されている。本発明の記述実施例におい
ては、各バッファ回路は、Ｎ−チャンネルＪＰＥＴの１
つのソース電極に接続されかつダイオード接続のＰＮＰ
）ランジスタのエミッタにも接続された抵抗器を含み、
そのダイオード接続ＰＮＰトランジスタのベースは、対
向のソース　フォロワ回路のＰ　Ｎ、Ｐ　）ランジスタ
のベースに接続されかつ又定電流源に接続されている。

２つのＪＦＥＴのゲート電極の電圧の差は、それらソー
ス・フォロワ回路のＰＮＰ）ランジスタにおける増大に
変換され、そして従ってＮＰＮ差動増幅器へ与えられる
差動入力電圧における増大に変換される。バッファされ
た交差結合を有するデュアル・ソース・フォロワ入力回
路の相互コンダクタンスは、増大した相互コンダクタン
スをもたらし、そして従つてこの演算増幅器の増大した
利得をもたらす。この対称構造は、結果として非常に低
い入力オフセット電圧及び非常に低い温度ドリフトをも
たらす。

九匪Δ乳哩 第１図において、参照番号１は、サブレンジング「モデ
ュラ」１２ピツ）・・アナログ−デジタル変換器（ＡＤ
Ｃ）を示しており、これは、１０メガヘルツの速度で非
常に正確な動作をすることができる。１２ピツ１〜ＡＤ
ＣＩは、サンプル・ホールド回路３を含み、これは、ア
ナログ入力信号２をサンプルしてこのサンプルされたア
ナログ入力を正確に与えて導体１５に安定な「サンプル
された」出力電圧を発生する。このサンプルされた出力
電圧は、７ビツＩ・・フラッシュ・エンコーダ（即ち、
７ビット・アナログ−デジタル変換器）１７のアナログ
入力に与えられる。

フラッシュ・エンコーダ１７は、以後ｒＭＳＢフラッシ
ュ・エンコーダ」１７と呼ぶ。これは、タイミング回路
７５により導体７７に発生されるＭＳＢストローブ信号
に応答して、７ビット・デジタル出力を発生する。ＭＳ
Ｂフラッシュ・エンコーダ１７のこの７ビット・デジタ
ル出力は、１４ビット精度を持つ７ビット・デジタル−
アナログ変換器（Ｄ　Ａ　Ｃ）３６に与えられる。

Ｄ　Ａ　Ｃ３６によりノード３８に発生されるこの高精
度のアナログ信号は、導体１５に発生されたサンプルさ
れた電圧から減算され、その結果は、広帯域演算増幅器
４３により増幅されてアナログ信号４６を発生し、これ
は、第２フラッシュ・エンコーダ４８（以７１、ＬＳＢ
フラッシュ・エンコーダ４８と呼ぶ）のアナログ入力に
与えられる。

ＭＳＢフラッシュ・エンコーダ１７により発生された７
ビット出力とＬＳＢフラッシュ・エンコーダ４８により
発生された７ビット出力とは、デジタル・エラー訂正回
路６１の適当な入力に与えられ、この回路は、それら２
つの７ビット出力を組み合わせて１Ｚビット・デジタル
出カフ２を発生し、これはサンプルされたアナログ入力
信号の値を正確に表している。

サンプル・ホールド回路３は入力バッファ４を備えてお
り、この出力は、在来のダイオード・ブリッジ・スイッ
チング回路５に与えられる。入力バッファ４は、任意の
適当な高速開ループ・バッファ回路、例えばハリス・セ
ミコンダクタ社のＩＩＡ−５０３３が可能である。ダイ
オード・ブリッジ・スイッチング回路５は、図示のよう
に導体６．９．７．１１（第４図参照）の間で４つのホ
ラＩ・・キャリア・ダイオード５Δ、５Ｂ。

５Ｃ，５０を結合している。サンプル・ホールド・ゲー
ト・ス１〜ローブ信号は、インバータ／バッファ回路８
の入力へ導体１６によって与えられ、この回路の反転及
び非反転出力は導体９及び１１に夫々接続されている。

ダイオード・ブリッジ・スイッチング回路５の出力ツー
ドアは、４０ピコフアラツド・キャパシタ６の一方の端
子に接続されており、そのキャパシタの他方の端子は接
地に接続されている。スイッチング・ダイオード・ブリ
ッジ回路５の導体７は、非常に正確で高利得、高帯域幅
の演算増幅器２の非反転入力に接続され、この増幅器の
出力は導体１５に接続されている。導体１５は、フィー
ドバック抵抗器１４により演算増幅器２の反転入力に結
合されている。この反転入力はまた抵抗器１３により接
地に接続されている。

本発明の１′ＷＪによれば、サンプル・ホールド回路３
は、閉ループ増幅器２と在来ダイオード・スイッチング
・ブリッジ構造５との組み合わせを備えている。通常、
もしアナログ入力の極めて精密なサンプリングが要求さ
れる場合、閉ループ演算増幅器ではなく開ループ・バッ
ファが設けられて、サンプリング・キャパシタをサンプ
ル・ホールド回路の出力からバッファしている。この理
由は、これまで十分正確で安定、高速、高帯域幅、高入
力インピーダンスの演算、増幅器が入手可能でなかった
からである。サンプル・ホールド回路３及び演算増幅器
２の詳細な構造は、第４図に示されており、以下に説明
する。

ＭＳＢフラッシュ・エンコーダ１７は、２つの６ビット
・フラッシュ・エンコーダ回路２１及び２２を含み、こ
れらの夫々はシーメンスＳＤ＾５２００フラッシュ・エ
ンコーダが可能である。６ビット・フラッシュ・エンコ
ーダ２１の夫々のアナログ入力は、導体２０により１０
０オーム抵抗器１８及び１９に接続されている。

抵抗器１９の反対側端子は、接地に接続され、そして抵
抗器１８の反対側端子は導体１５に接続されている。

６ビット・フラッシュ・エンコーダ２１の正基準入力は
、導体２４により通常の演算増幅器２５の出力に接続さ
れている。演算増幅器２５の正入力は、抵抗器２６及び
２７の各々の一方の端子に接続されている。

抵抗器２７の反対側の端子は、接地に接続されている６
抵抗器２６の反対側端子は、１０ボルト基準回路３５に
より発生される導体３４の１０ボルト基準電圧に接続さ
れている。演算増幅器２５の負入力は導体２４に接続さ
れている。６ビット・フラッシュ・エンコーダ回路２１
の負基準入力は、導体３０により６ビット・フラッシュ
・エンコーダ２２の正基準電圧入力に接続されている。

６ビット・フラッシュ・エンコーダ２２の負基準入力は
、導体３１＾により通常の演算増幅器３１の出力に接続
されており、この増幅器の正入力は接地に接続されてい
る。演算増幅器３１の負入力は、抵抗器３３により出力
導体３１＾に接続されている。演算増幅器２５は、１０
ボルト基準回路３５により導体３４に発生された１０ポ
ル１〜基；ｒｐ、電圧を約＋０．６２５ボルトマで減少
させ、これは、６ビット・フラッシュ・エンコーダ２１
の正基準入力に与えられる。

演算増幅器３１は、この＋０．６２５ボルト基準電圧を
反転させて約−〇、６２５ポルＩ・の基準電圧を発生し
、これは６ビツＩ・・フラッシュ・エンコーダ２２の負
基準入力に与えられる。演算増幅器３１のこの負入力は
また抵抗器３２により導体２４に接続されている。

本発明によれば、エラー調節抵抗器２８は、導体２４と
導体３０との間に接続されている。第２エラー調節抵゛
抗器２９は、導体３０と導体３１八との間に接続されて
いる。抵抗器２Ｂ、２７．３２及び３３と組み合わさっ
たこれらエラー調節抵抗器２８及び２９の目的は、演算
増幅器２５及び３１により導体３０に発生された出力基
準電圧レベルに正エラー信号を重畳し、それによってデ
ジタル・エラー訂正回路６１が負デジタル数を処理する
必要を回避するようにすることである。

この事については、以下に詳細に記述する。

７ビットＤＡＣ３６（この回路は第３図に示す）の出力
は、減算ノード３８及び２００オーム抵抗器３７によっ
てサンプル・ホールド出力導体１５に接続される。

（用語「加算ノード」又は「加算導体」は、減算を含み
得る代数的加算を参照しているものとして、用語「減算
ノード」と交換可能に使用される）。減算ノード３８は
またＭＯ３電界効果トランジスタ（ＭＯＳＦＥＴ）３９
のドレインに接続されている。ＭＯＳＦＥＴ３９のゲー
トは、反転バッファ４１の出力に接続されており、この
バッファの入力はＭＯ３電界効果トランジスタ４０のゲ
ートに接続されている。

ＭＯＳＦＥＴ４０のソースは、接地に接続されている。

ＭＯＳＦＥＴ４０のドレインは、ＭＯＳＦＥＴ３９のソ
ースと導体４２とに接続されている。導体４２は、広帯
域演算増幅器４３の正入力に接続され、この演算増幅器
の出力は導体４６に接続されている。演算増幅器４３の
負入力は°、フィードバック抵抗器４５により導体４６
に接続され、そして更に抵抗器４４により接地に接続さ
れている。増幅器４３は３２の利得を発生する。反転バ
ッファ４１の入力は、増幅器付勢信号７６に接続され、
これはタイミング回路７５により発生される。増幅器付
勢信号７６は、第２図の波形７６により示されている。

導体１６に発生されるサンプル・ホールド・ストローブ
信号は、第２図の波形１６により示されている。６ビッ
ト・フラッシュ・エンコーダ２１及び２２のストローブ
入力に与えられるＭＳＢスＩ・ローブ信号は、変換指令
に応答してタイミング回路７５により導体７７に発生さ
れ、これは、第２図の波形７７により示されている。そ
の変換指令波形は、第２図の波形７８により示されてい
る。

ＭＳＢフラッシュ・エンコーダ１７により発生される７
つの導体２３の代表的な１つの出力は、第２図のＭＳＢ
データ波形２３により示されている。

演算増幅器４３により発生される増幅された出力信号は
、抵抗器４９及び導体５０によって、ＬＳＢフラッシュ
・エンコーダ４日の６ビツ１〜・フラッシュ・エンコー
ダ５１及び５２のアナログ入力に与えられる。

６ビット・フラッシュ・エンコーダ５１及び５２は、前
述した６ビット・フラッシュ・エンコーダ２１及び２２
と同一であり、そしてこれらは全く同じＢ様で接続され
る。同様に、演算増幅器５３及び５５は、ＭＳＢフラッ
シュ・エンコーダ１７と本質上同じように、６ビット・
フラッシュ　エンコーダ５１の正基準入力及びフラッシ
ュ　エンコーダ５２の負基準入力にてほぼ＋〇、６２５
ポル１−・及びほぼ−〇、６２５ボルトの基準電圧を発
生する。フラッシュ・エンコーダ５２の負基ｒ（を入力
は、導体８１によってフラッシュ・エンコーダ５２の正
基準入力に接続されている。エラー調節抵抗器８２は、
演算増幅器５３の出力導体８０と導体８１との間に接続
されている。エラー調節抵抗器８３は、導体８１と演算
増幅器５５の出力との間に接続されている。調節抵抗器
８２及び８３並びに抵抗器５７．５８．５９及′び６０
は、導体８０．８１、及び８４の電圧を精密に調節する
ために調節され、それによって、７ビット出力５６に、
＋０．６２５ボルトが導体５０に印加されるとき全て１
を発生し、−０，６２５ボルトが導体５０に印加される
とき全てＯを発生し、そしてＯボルトが導体５０に印加
されるとき１つのビットが「１」で残りのビットが「Ｏ
」の適当な中間電圧を発生する。

変換指令７８に応答してタイミング回路７５により導体
７３に発生されるＬＳＢストローブ信号は、フラッシュ
・エンコーダ回路５１及び５２のストローブ入力に与え
られる。第２図のＬＳＢデータ信号５６は、導体７３の
ＬＳＢストローブ信号に応答してＬＳＢフラッシュ・エ
ンコーダ４８の出力に発生されるＬＳＢバス５６の導体
の１つの代表的な波形を示す。

第１図において、デジタル・エラー訂正回路６１は、７
ビット・ラッチ６２を含み、これの入力は７つの各ＭＳ
Ｂ導体２３に接続される。７ビット・ラッチ回路６２の
出力は、７つの導体６３により１４ビット・ラッチ６５
の７Ｍ下位ビットへ接続されている。ＬＳＢフラッシュ
・エンコーダ４８の出力に接続された導体５６は、１４
ヒツｌ〜・ラッチ６５の７最上位ビットに接続されてい
る。１４ピツｌ）・ラッチ６５の対応した７最上位出力
ビット６９は、１Ｚビット２進加算器の７最上位ピッＩ
・入力に接続されている。１４ビット・ラッチ６５の７
最上位ビット７０は、夫々１Ｚビット加算器７１の７最
上位ビット入力対の夫々の１つの入力に接続されている
。バス６９の２最上位ビットとバス７０の２Ｍ下位ビッ
トとは従って重なる、即ちそれらは１２ビット加算器回
路７１の同じＺビット（ビット６及び７）の入力に接続
される。

導体７３のＬＳＢス１−ローブ信号は、遅延素子６４に
よって３０ナノ秒遅延されて、導体６７に遅延レジスタ
・ストローブ信号を発生し、これは１４ビットラツチ６
５のスＩ・ローブ入力に与えられる。導体６７のレジス
タ・ストローブ信号は、更に遅延回路６８によって４４
ナノ秒遅延されて、導体７４にデータ有効信号を発生し
、これは第２図に波形７４で示されている。レジスタ・
ストローブ信号は、第２図に波形６７で示されており、
これは、１４ビット・ラッチ６５にデータを３己憶する
目的のために使用される。１Ｚビット・データ出カバス
フ２の代表的な導体に発生されるそのデータは、第２図
に出力データ波形７２として示されている。変換指令７
８に応答して発生される増幅器付勢７６は、第２図に波
形７６で示されている。

要約すると、この変換指令７８は、第２図の波形７８及
び１６に示されているように、タイミング回路７５にサ
ンプル・ボールド・ストローブ・パルス１６を発生させ
る。変換されるべきアナログ入力電圧２の値は、第２図
のサンプル　ホールド出力波形１５に示されているよう
に、導体１５に非常に精密に保持される。約３８ナノ秒
の遅延の後で、波形２３の８４のごとき諸パルスは、Ｍ
ＳＢフラッシュ・エンコーダ１７によりＭＳＢバス２３
の種々の導体に発生される。７ビットＭＳＢフラッシュ
・エンコーダ１７により発生される７ビット２３は、事
実上、出カバスフ２に発生される１Ｚビット２進出力の
７ＩＪＬ上位ビットを発生ずるのに使用される。同時に
、導体１５のサンプルされたアナログ信号レベルは、２
００オーム抵抗器３７を介して減箕ノード３８にフィー
ドフォワードされる。

７Ｍ５Ｂワード・ビットは、デジタル・エラー訂正回路
６１の７ビット・ラッチ６２に一時的にロードされ、そ
してまた前述のように１４ピッＩ〜精度３持つ７ビット
ＤＡＣ３６の入力に与えられる。７ビツｌ−Ｄ　ＡＣ３
６は、バー・ブラウン・モデルＤＡＣ６３と極めて類似
しており、その構成は第３図に詳細に示してあり、これ
については後述する。７ビットＤＡＣ３６のアナログ出
力は、第２図のＤＡＣ波形３８によって示されている。

判るように、２つのアナログ信号、即ちＭＳＢフラッシ
ュ・エンコーダ１７の７ビット出力を非常に正確に表す
アナログ信号である７ビットＤＡＣ３６の出力波形と、
導体１５の元のサンプルされた電圧の極めて精密な複製
と、を含むそれら２つのアナログ信号は、減算ノード３
８に与えられる。通常、これら２つの信号の間には電圧
差がある。この電圧差は、差信号または「残留」として
参照される。

本発明によれば、この残留または差信号は、極めて正確
である。何故なら、Ｄ　Ａ　Ｃ３６は、１４ビット精度
を持ち、かつ減算導体３８にフィードフォワードされた
サンプル電圧１５が非常に正確であるからである。従っ
て、その残留は、元のアナログ入力信号２の所望の１２
ビット・デジタル出力表現の５）１１下位ビットの非常
に正確で低振幅のアナログ表現であること、が判る。

本発明の重要な観点によれば、Ｎ−チャンネルＭＯ３Ｆ
ＥＴ３９及び４０は、ＭＯ８ＦＥＴ３９がオフになりか
つＭＯ８ＦＥＴ４０がオンになることによって、広帯域
増幅器４３の入力を減算ノード３８から絶縁し、そして
これによって７ビツＩ−ＤＡＣ３６による上述の変換が
完了するまで増幅器４３の正入力を接地に接続する。こ
れは、サンプル・ホールド処理の間に減算ノード３８に
発生されるいかなる差も広帯域演算増幅器４３を過駆動
しそして恐らく飽和させるのを阻止する。

広帯域演算増幅器４３を飽和させるのを避けることは、
大いに望ましい。この事は、演算増幅器４３のこのセト
リング時間がＡＤＣＩのアナログ−デジタル変換時間全
体に含まれねばならないことから、その通りである。

更に本発明によれば、アナログ・デバイシズ社製造の在
来モデルＣＡＶ−１２１０へ／Ｄ変換器に使用されてい
るフィード、フォワード遅延回路を除去することは、本
発明の１Ｚビット１０メガヘルツ・アナログ−デジタル
変換器の精度及び全体の信顆性を大きく増し、しかもそ
のコストを大幅に低減する。これは、（１）サンプルさ
れたアナログ電圧が減算ノード３８に前送されるとき、
導体１５のサンプルされたアナログ電圧の値におけるい
かなる歪みも阻止すること、及び（２）それの高コスト
のフィードフォワード遅延回路を回避すること、によっ
て行う。前述のように、はとんどの従来のサブレンジン
グの高速、高精度のアナログ−デジタル変換器は、残留
増幅器回路の過駆動を避けるなめに、サンプル・ホール
ド回路出力と減算ノードとの間にフィードフォワード遅
延線を用いている。

増幅器付勢信号７６は、７ビットＤＡＣ３６がその変換
を完了した後にＭＯ３ＦＥＴ３９をオンにしかとＭＯ３
ＦＥＴ４０をオフにし、それによってその残留信号を広
帯域増幅器４３の非反転入力に与える。

広帯域増幅器４３は、次にその残留又は差信号を１６の
利得係数で増幅する。その結果の出力信号４６は、第２
図に波形４６で示されている。増幅器付勢信号７６は、
第２図の波形７６によって表されている。

広帯域増幅器出力信号４６のセトリングのため３０ナノ
秒置いた後、ＬＳＢストローブ信号７３がタイミング回
路７５により発生され、これは、ＬＳＢフラッシュ・エ
ンコーダ４８に非常に正確に増幅された残留信号をバス
５６の７ビットＬＳＢワードに変換させる。この７ビッ
トＬＳＢワードは、１４ピツ１へ・ラッチ回路６５の最
下位７ビットにロードされる。ラッチ６２に記憶された
７ビットＭＳＢワードもまた、１４ビ・ント・ラッチ６
５の７最上位ビットにロードされる。

１２ビット加算器７１は、次にそのように「重なった１
７ビットＭＳＢワードと７ビットＬＳＢワードとを互い
に単純に加算して、バス７２に正確な１２ピツ１〜出力
ワードを発生する。

本発明によれば、抵抗器２Ｊ２７．２８．２Ｊ３２及び
３３は、ＭＳＢフラッシュ・エンコーダ１７の演算増幅
器２５及び３１の出力に＋３９ミリボルトを加算するよ
うに調節される。そうでない場合、上述の÷０　、６２
５ボルトがフラッシュ・エンコーダ２１の正基準入力に
与えられ、そして−０，６２５ミリボルトがフラッシュ
・エンコーダ２２の負基準入力に与えられてしまう。

このエラー電圧の追加は、上記の抵抗器２８及び２９を
レーザで処理することにより行って、ＭＳＢフラッシュ
・エンコーダ１７により導入されるいかなるエラーも負
ではなく正の電圧レンジに入るように保証し、その結果
、その正のエラーが１２ビット加算？コア１により実行
される加算動１ヤによって消去できるようにする。抵抗
器２６及び２７は、レーザてトリムされて、←０．６２
５ボルトと（０，０３９ポルトの和に等しい電圧を６ビ
ツＩ・　フラッシュ　エンコーダ２１の正］、Ｃ準電圧
入力へ発生ずる。抵抗器３Ｚ及び３３は、レーザでトリ
ムされて、演算増幅器３１をして−０，６２５ポルｌ−
と＋０．０３９ボルトとの相に等しい電圧念６ビツＩ・
・フラッシュ・エンコーダ２２の負基準電圧入力に発生
させる。抵抗器２８及び２９は、レーザで１〜リムされ
て、導体３０に必要な電圧を発生し、これによって、６
ビット・フラッシュ・エンコーダ２１及び６ビット・フ
ラッシュ・エンコーダ２２のデジタル出力が、＋０．６
２５ボルト、−０，６２５ポルｌ〜及び０ポル１〜がそ
の入力２０に与えられるときに＋０．０３９ボルト　エ
ラーを含む適正なデジタル出力を発生するようにする。

Ｌ　Ｓ　Ｂフラッシュ・エンコーダ４８の抵抗器５７．
５８．５９．６０．８２及び８３の調節は一＋、０．６
２５ボルト、０ボルト、及び−０，６２５ボルトが導体
４６に与えられるときＬＳＢフラッシュ・エンコーダの
正しいデジタル出力が得られるように行われる。この結
果、演算増幅器５３は約＋０．６２５ボルトをフラッシ
ュ・エンコーダ５１の正基準入力へ与え、そして、演算
増幅器５５は約−０，６２５ボルトをフラッシュ・エン
コーダ５２の負基準入力へ与える。これらの調節の理由
は、後述する。

以上、第１図の基本構造について説明し、これにおいて
生ずる重要な波形を第２図に示したので、次にアナログ
−デジタル変換器１の全体の動作について説明する。ア
ナログ入力信号２は、サンプル・ホールド回路３への入
力として最初界えられ、そのサンプル・ボールド回路は
サンプルされた信号を３３ナノ秒以内に導体１５に発生
する。アナログ入力を導′体１５に直接与えるのではな
くサンプル・ボールド回路を用い、ることは、Ａ　Ｄ　
Ｃ１のアパーチャ・ジッタを約２５ピコ秒まで減少させ
る。ダイオード・ブリッジ　スイッチング回路は必要な
サンプリング・スイッチを実現するために使用されるが
、この理由は、ＡＤＣｌの１０メガヘルツ変換速度を達
成するのに必要な極めて高い速度と極めて高い精度との
対立する要求に対し最良の解決を与えると思われるから
である。前述の極めて高い精度、高速、高度に安定な演
算増幅器２を提供し、正確に１の利得を与えるよう抵抗
器１３及び１４をトリミングすることによって、約０．
２５オームの非常に低い出力インピーダンスが演算増幅
器２に関して達成でき、これは、フィードフォワード２
００オーム抵抗器３７と及び約１００オームの低結合抵
抗値を持ったＭＳＢフラッシュ・エンコーダ入力抵抗器
回路！Ｉ？１１８．１．９を駆動することが可能であり
、演算増幅器２に対する負荷に因り無視できるほどの不
正確さである。

サンプリング　キャパシタ６が増幅器フィードバック路
内に無いという事実により、閉ループ出力増幅器２は、
ＭＳＢフラッシュ　エンコーダがストローブされる前に
７ビツＩ−精度範囲内に落ち着くだけでよい。この閉ル
ープ出力増幅７ｉ＞　２がＴ−Ｓ　［３フラッシュ・エ
ンコーダ４８かスＩ・ローフされる時間までに１２ビッ
ト精度範囲内に落ち着く限り、デジタル訂正回路６１は
、広範なセトリング・エラーを訂正することができる。

従って、その閉ループ増幅器２を１２ピツＩ・精度範囲
に落ち着かせるため更に６０ナノ秒許容できる。同様に
して、ザンブリングキ六・パシタ６の電流漏れの？多テ
はデジタル・エラー訂正回路６１により訂正可能なオフ
セット・エラーを生成するだけであり、これは線形エラ
ーを導入しない。

３３ナノ秒の初期「獲得時間」即ちアナログ入力サンブ
リング時間が経過すると、ＭＳＢフラッシュ・エンコー
ダ１７がＭＳＢストローブ信号７７によりストローブさ
れる前に更に１８ナノ秒経過させられる。

ＭＳＢフラッシュ・エンコーダ１７は１Ｚビット加算器
７１の入力に対する７最上位ビットを確立し、言い換え
れば、ＭＳＢフラッシュ・エンコーダ１７は入力信号の
初期「コース」近似を定める。記述した２つの６ビット
　フラッシュ・エンコーダ２１及び２２は、最終の１Ｚ
ビット・デジタル出力ワードの満足な「組み立て」を達
成するため、必要な分解能、精度及びレンジを提供する
ために利用される。

前述のように、サンプルされたアナログ入力信号１５に
対する初期「コース」近似は、非常に正確なアナログ信
号に変換し戻され、これはフィードフォワードされたサ
ンプル・デジタル・アナログ入力信号から減算される。

第３図に示すように、７ビツ１〜ＤＡＣはＥＣＬ（エミ
ッタ結合ロジック）コンパチブルであり、２５ナノ秒の
セトリング時間で１４ピツ１へ精度を達成する。増幅器
付勢信号７６に応答したＭＯ３ＦＥＴゲート・スイッチ
回路３９．４０のスイッチングは、サンプル・ボールド
回路３が新しいアナログ信号を処理しておりかつＭＳＢ
フラッシュ・エンコーダ１７が依然として前のサンプル
からのデータを保持している時間の間、広帯域増幅器４
３を過負荷するのを阻止する。本発明によれば、減算ノ
ード３８からの広帯域増幅器４３の入力の絶縁を次の時
、即ち（１）ＤＡＣ３６による変換が完了し、かつ（２
）サンプル・ホールド回路３によるデータ獲得が完了す
る、まで行うことは、２つの重要な利点をもたらす。そ
の第１の利点は、導体１５のサンプルされた電圧が何等
歪み又は遅延なく減算ノード３８に直接フィードフォワ
ードされ、そして従ってそのサンプルされたアナログ信
号１５自身と同じく精密に正確であることである。第２
の利点は、残留電圧だけが広帯域増幅器４３の入力に手
えられることであり、それによって、広帯域増幅器４３
は決して過駆動を受けず、その結果法して飽和しない。

これは、広帯域増幅２；４３を最悪の過駆動状磨から回
復させるのに必要となるような追加のセトリング時間を
変換プロセスに加える必要を回避する。

残留信号は、広帯域増幅器４３により１６の利得で乗箕
された後、ＬＳＢフラッシュ　エンコーダ４８のアナロ
グ入力に与えられる。このＬＳＢフラッシュ・エンコー
ダ４８は、このデバイスのツリ造作を改善するためにＭ
ＳＢエンコーダとほぼ同一であり、ＭＳＢフラッシュ　
エンコーダ１７の抵抗性入力回路網１８．１９がＬＳＢ
エンコーダでは使用されていない点で異、なる。これは
、増幅器４３の利得を２倍にせずとも同じ基準電圧が使
用できるようにするため、行われる。その特許される低
利得での演算増幅器４３は、これにより大きい帯域幅を
持つようにさせ、そして従ってこれが２５ナノ秒の低セ
トリング時間を持つようにさせる。これはＡＤＣ＋の低
い全変換時間を達成するうえで重要である。ＭＳＢ及び
ＬＳＢエンコーダの夫々内のデータがデジタル・エラー
訂正回路６１の１４ピツｌ〜　ラッチ６５にラッチされ
た後、２つの７ビツＩ−Ｍ　Ｓ　Ｂ及びＬＳＢワードは
夫々の２つの中間ビットが「重なった」状態で最終の１
Ｚビット・ワードを組み立てる。

タイミング回路７５は、第２図に示された波形に従って
タイミング信号を発生する。詳細には、変換プロセスは
変換指令７８を高レベルにすることによって開始される
。同時に、サンプル７ホールド・ストローブ信号１６は
高レベルにされて、サンプル・ホールド回路３を「ホー
ルド」モードに置く。サンプル・ホールド回路のセ１〜
リングを許す１８ナノ秒の遅延の後、ＭＳＢストローブ
・パルス７７の８ナノ秒パルス８５が発生されて、サン
プル電圧１５をＭ　Ｓ　Ｂフラッシュ・エンコーダ１７
にストローブする。このラッチされたデータが７ビット
ＤＡＣ３６を駆動するのに利用可能とするため、２２ナ
ノ秒の遅延が許容される。新しいデジタル　データがＤ
ＡＣ３Ｇの入力に与えられるのとほぼ同時に、増幅器（
・を勢信号７６は広帯域増幅器４３をその活性モードに
スイッチさせる。増幅器４３の出力が落ち着くと、別の
８ナノ秒ストローブ・パルス８６が馬体７３に発生され
て、ＬＳＢフラッシュ・エンコーダ４８の出力をラッチ
しかつ導体５６のＬＳＢワードを１４ピツｌ〜・ラッチ
６５に送る。ＭＳＢデータ２３とＬＳＢデータ５６とが
デジタル形式で１４ビット・ラッチ６５に記憶されるや
否や、サンプル・ボールド回路３はサンプル・モードに
戻される。導体６７のパルスはＬＳＢエンコーダ・スト
ローブ・パルス７３から得られそして３０ナノ秒遅延さ
れて１４ピツＩ・・ラッチ６５をロードする。

次に、最終データ有効パルス７４が発生されて、それに
よってサンプルされたアナログ入力信号を表す１Ｚビッ
ト・デジタル出力ワードを構成するバス７２のデータが
安定、であることを示す。

前述のようにしから本発明によれば、サンプル・ホール
ド回路の独特の特徴の１つは、ザンプリング・キャパシ
タ６をバッファするために、閉ループで高入力インピー
ダンスの電界効果トランジスク演算増幅器分便用してい
ることである。在来の開ループ・バッファの使用と比べ
、閉ループ・フィードバック増幅器の使用からいくつか
の利益が生ずる。

しかしながら、理解されるべきことは、それらｆｌｌ益
がこれまで得られなかったことであり、何故なら、十分
な高度の正確さ、高安定性、高速性を持った演算増幅器
が入手可能でなかったからである。

閉ループ演算増幅器使用のｍ著な利点は、開ループ・バ
ッファの代表的な５オーム出力インピーダンスと比べ、
その出力インピーダンスが約０１２５オームに過ぎない
ことである。この低出力インピーダンスは、サンプル・
ホールド回路と、フィードフォワード抵抗性回路網及び
ＭＳＢフラッシュ・エンコーダ１７の入力に接続された
利得減少抵抗性回路網とにより負荷される導体１５と、
の間のインターフェースを簡単にする。サンプル・ホー
ルド回路がｂでって低インピーダンスを重大なエラーを
導入することなく駆動できる事により、セトリング時間
が減少し、従って全変換時間がより速くなる。閉ループ
増幅器を使用する別の利益は、演算増幅器２の利マ８が
正確に１の利得を発生するために容易にレーザ・Ｉ・リ
ム可能であり、この利得は広い温度範囲に渡って安定し
ている。これは、サンプル・ホールド回路の利得調節の
ためのポテンショメータを設ける！Ｂｙを回避すること
ができる。これらポテンショメータは、在来のサンプル
・ホールド回路、例えばアナログ・デバイシズ社製造の
ＩＩＴＳ−００１０１〜ラツク・ホールド回路において
は、必要であったものである。開ループ・バッファの利
得を調節する従来の方法は、しばしば抵抗を信号路内に
設けることを必要とする。これは帯域幅を劣ｆヒさせ、
更にある温度では正確であるが別の温度では不正確とな
ってしまう利得調節の原因となる。これに対し、ここに
記述した新規な演算増幅器では、製造プロセス中のレー
ザ・トリミングによる一回の利得調節により、通常の全
動作温度範囲に渡って正確な利得がもたらされる。

前述のように、抵抗器２６．２７．２８．２９．３２及
び３３は製造操作中にレーザ・Ｉ・リムされ、演算増幅
器２５及び３１の夫々の出力と及び導体３０とに３９ミ
リボルトを加えるようにされる。この３９ミリボルト量
は、ＭＳＢフラッシュ・エンコーダ１７により発生され
る傾向のある最大の起こり得る正エラーの決定と、ＭＳ
Ｂフラッシュ・エンコーダ１７により発生される傾向の
ある最大負エラーの決定とに基づいて通訳され、それら
２つは互いに加算される。この全エラー電圧をＭＳＢフ
ラッシュ・エンコーダ１７の正及び負の基準入力の両方
に加えることにより、ＭＳＢフラッシュ・エンコーダ１
７により導入される可能性のあるどのエラーも正エラー
電圧レンジ内に来るようにする。これは次に正デジタル
量で表され、そして負デジタル数を処理する必要なくデ
ジタル　エラー訂正回路６１により訂正できる。その負
デジタル数の処理は、デジタル・エラー訂正回路６１の
複雑さを相当増してしまうものである。

正または負の電圧レンジに入るエラーのデジタル・エラ
ー訂正を取り扱う際の問題は、サブレンジング・アナロ
グ−デジタル変換器の設計において一般的に直面する問
題である。私の知識では、この問題は、ここで提案した
風には解決されていない。

第１図のサブレンジングＡＤＣＩの私の解析によれば、
デジタル出カワードア２は、たった２つのエラー項、即
ちデジタル−アナログ変換器３６により導入されるエラ
ーと、ＬＳＢエンコーダ４８により導入されるエラーと
を倉んでいる。ＭＳＢフラッシュ・エンコーダ１７に導
入されるエラーは最終出力には現れないばかりか、ＬＳ
Ｂストローブ・パルスが導体７３に発生される時間まで
にサンプル・ホールド回路の閉ループ増幅器が１２ビッ
ト精度内に落ち着く限り、小さなサンプリング・エラー
あるいはサンプリング・キャパシタ６に因るエラーも現
れない。これは驚くべき結果である考えられ、これは、
エラーをＭＳＢフラッシュ　エンコーダ１７に慎重に導
入することによりデジタル・エラー訂正回路を節単にし
、た。これは、更にＡＤＣＩが発生する最終１Ｚビット
・デジタル・ワードに全く不正確さを付加することなく
デジタル・エラー訂正回路を簡単にする。

いかにして７ビツＩ−Ｍ　Ｓ　Ｂワードとこれと重なる
ＬＳＢ７ビット・ワードとが組み合わされ又は加えられ
て正確な１２ビット・デジタル出カフ２を発生ずるかに
ついて理解するためには、ＭＳＢフラッシュ・エンコー
ダが任意の正確さ及び分解能のらのであることを認識す
ることが役にたつ。本発明のこの記述した実施例におい
ては、７ビットＭＳＢワードは５最下位ビットか全てゼ
ロまたは「暗示ゼロＪを持つ１２ビット・ワードの７最
下位ピッ１〜と考えることができる。同様に、ＬＳＢフ
ラッシュ・エンコーダも任意の所望の分解能のものと考
えることができる。本例では、正確な増幅された残留又
は差電圧の７ビツｌ−変換は７ビットに選択され、そし
てこれは、最上位５ビットが全「ゼロ」又は「暗示ゼロ
」の１２ピツＩ〜・ワードの７最下位ビットと考えるこ
とができる。その時、デジタル・エラー訂正回路６１の
加算器７１が１行うことが必要なことは、最終の訂正さ
れた１Ｚビット・デジタル・ワードを得るためにはそれ
ら２つの１Ｚビット・ワードを単に互いに加算すること
である。もしデジタル訂正が用いられない場合、全体の
精度はＭＳＢフラッシュ・エンコーダのそれよりも良く
はならない。何故なら、そのエラーを訂正する手段が存
在しないからである。デジタル・エラー訂正回路に関し
て、ＭＳＢエンコーダにおいて発生されたエラーは、そ
の信号が７ビツ１〜ＤＡ、Ｃ３６により処理されている
ため、位相反転した状態でＬＳＢエンコーダによりエン
コードされる。加算器７１は、これと同じエラー信号が
反転位相及び非反転位相で加算されるためそのエラーを
消去する。

上記のように、７ビットＤＡＣ４７は１４ピツＩ・精度
を有する。通常、多くの市場で入手可能なりＡＣはこれ
とほぼ同じ精度を分解能として持っている。

しかし、サブレンジング・アナログ−デジタル変換器に
使用されるものは、分解能よりもはるかに高い精度を必
要とする。適当となりうるような市販のＤＡＣは、上記
バー・ブラウン・コーポレーションＤＡＣ６３である。

本発明のこの好ましい実施例で使用されている７ビット
ＤＡＣ３ｆ３は、バー・ブラウンＤＡＣ６３と少し異な
っており、従って第３図にその詳細を関連する限度にお
いて示し、本開示を完全にしかつ本発明を不要なほどの
実験によらずども当業者が実施できるようにする目的の
ため供する。第３図において、参照番号４７で指示され
たＤＡＣ／増幅器モジュールは１０ボルト基準電圧回路
３５を備えており、これは演算増幅器、ツェナー・ダイ
オード、及び１対のエミッタ・フォロワ出力を含み、こ
の出力の１つは１．５ミリアンペアの基準電流を７ビツ
１−ＤＡＣ３６の制御増幅器８８に供給する。

増幅器付勢インバータはエミッタ結合ロジック段であり
、その一方の入力は増幅器付勢導体７６に接続されそし
て−１，３ボルト基準電圧が他方の入力に与えられる。

その２つの反転及び非反転の出力は夫々ＭＯ３ＦＥＴ３
９及び４０のグー１〜電極に接続される。広帯域増幅器
４３の構成は、完全にするため示しであるが、その回路
は当業者により種々の他の方法で容易に実現できるもの
であり、従って詳細な記述は不要であると考える。同様
に、１４ビット精度を有する７ビツｌ−Ｄ　Ａ　Ｃの正
確な回路は第３図に示しであるが、このＤＡＣ横或は簡
単であり、当業者には詳細に説明する必要のないもので
ある。１４ピッｌ〜精度は、単に詫抵抗器を適当な精密
さにしかつ種々のトランジスタを精密にマツチング及び
スケーリングすることによって達成できる。

大に第４回を参昭すＺ、　）　−ナンブル　ホールド回
路３は、高利得、高帯域幅、高安定性を持つ演算増幅器
２を備えており、この実装は、サンプル・ホールド回路
３のサンプリング・キャパシタ６をバッファするために
前述の大いに望ましい閉ループ演算増幅器の使用を可能
にする。

入力バッファ４は、ハリス・セミコンダクタ社製造の１
１＾５０３３が可能である。大力バッファ４の出力は、
導体６によってダイオード　スイッチング・フリンジ５
の１つのノートに接続されており、このブリッジが含む
ホ・ント・キ六・リア・ダイオード５八及び５Ｂは、そ
れらのカソード及びアノードか夫々導体６に接続されて
いる。ブリッジ５が含む導体１１は、ホット・キャリア
・ダイオード５へのアノードとポ・ソトキャリア・ダイ
オード５Ｃのアノードとに接続されている。ダイオード
・スイッチング・ブリッジ５の出力は、導体７に発生さ
れ、この導体７はサンプリング・キャパシタ６と、ダイ
オード５Ｃのカソードと、ホット・キャリア・ダイオー
ド５Ｄのアノードとに接続されている。導体９は、ダイ
オード５Ｂ及び５Ｄのカソードに接続されている。

サンプル・ホールド指令１６はバッフγ回路８に与えら
れ、これは反転出力を導体９八にそして非反転出力を導
（本１１Δに発生する。導体１１への出力は、ツェナー
　ダイオード２１０及び抵抗器２１１及び２１２を含む
回路網によってＰＮＰ１〜Ｎ１〜ランジスタ２４フにシ
フトアップされる。導体９への信号は、同様にツェナー
・ダイオード２１３及び抵抗器２１４及び２１５によっ
てＰＮＰ　１〜ランジスタ２１６のベースにシフ１〜ア
ツプされ、このトランジスタはトランジスタ２１７との
コモン・エミッタ構成で電流源トランジスタ２２３と接
続されている。！・ランジスタ２１６及び２１７のコレ
クタは、ス、イツチング・ダイオード・ブリッジ５の導
体９及び１１と夫々接続されている。導体１１は又ダイ
オード２１８及び抵抗器２１９によってサンプル・ホー
ルド出力導体１５に接続されている。導体９は、ダイオ
ード２２１及び抵抗器２２０によってサンプル・ホール
ド出力導体１５に接続されている。

導体１１への信号は、ツェナー・ダイオード２０４及び
抵抗器２０５及び２０６によってＮＰＮＩ−ランジスタ
２０１のベースにシフ１〜ダウンされ、この１〜ランジ
スタのエミッタはＮ　Ｐ　Ｎ　ｌ−ランジスタ２０２の
エミッタと定電流源２０３とに接続されている。同様に
、導体９への信号は、ツェナー・ダイオード２０７及び
抵抗器２０８及び２０９によってＮ　Ｐ　Ｎ　ｌ−ラン
ジスタ２０２のベースにレベル・シフトダウンされる７
サンプル・ホールド指令１６に応答したダイオード・ス
イッチング・ダイオード５及びその上記の関連回路の基
本動作は、当業者には容易に明らかであり、従って詳述
しない。

次に演算増幅器２について参照すると、本発明の更に重
要な観点によれば、演算増幅器２はＮ−チャンネル・ジ
ャンクション電界効果トランジスタ（ＪＦ　Ｅ　Ｔ　）
２２５を備えており、これのトレインは＋１５ボルト導
体２７７に接続され、そのゲートは導体７に接続され、
この導体７にはスイッチング・ダイオードブリッジ５の
出力が発生される。Ｊ　Ｆ　Ｅ　Ｔ２２５のソースは、
導体２２８により抵抗器２２９及び２３１に接続される
。同様に、Ｎ−チャンネル・ジャンクションＪＦＥＴ２
２６のドレインは、＋１５ポル■・導体２７７に接続さ
れ、そのソースは導体２２７によって抵抗器２３０及び
２３２に接続される。

抵抗器２２９．２３０．２３１及び２３２の他の端子は
、夫々ＰＮＰトランジスタ２３３．２３４．２３５、及
び２３６のエミッタに接続されている。ＰＮＰ）ランジ
スタ２３３及び２３４のベースは、両方ともＰＮＰＮ１
〜ランジスタ２４１クタに接続されている。ＰＮＰＮ１
〜ランジスタ２４１レクタは、導体２５１によってＮ　
Ｐ　Ｎ　ｌ−ランジスタ２３７のコレクタと及び差動増
幅器ＮＰＮＩ・ランジスタ２５９のベースとに接続され
ている。ＰＮＰＩ−ランジスタ２３４のコレクタは、Ｎ
　Ｐ　Ｎ　トランジスタ２３８のコレクタに接続されて
いる。

Ｐ　Ｎ　Ｐ　ｌ−ラン、ジスタ２３５及び２３６のベー
スは、両方ともＰ　Ｎ　Ｐ　ｌ−ランジスタ２３５のコ
レクタとＮＰＮ　ｌ−ランジスタ２４０のコレクタとに
接続されている。ＰＮＰ　Ｉ〜ランジスタ２３６のコレ
クタは、Ｎ　Ｐ　Ｎ１〜ランジスタ２４１のコレクタに
接続されている。ＮＰ　Ｎ　ｌ−ランジスク２３７及び
２４１のベースは、ＮＰＮトランジスタ２４２のコレク
タと及び導体２６１及び導体２７９によって差動増幅器
ＮＰＮＩ・ランジスタ２５９及び２６０のエミッタとに
接続されている。

ＮＰＮＩ−ランジスタ２３８．２４０及び２４２のベー
スは、導体２３９によって、ＮＰＮＩ−ランジスタ２５
７のコレクタ及びベースと抵抗器２５３の一方の端子に
接続されている。抵抗器２５３の他方の端子は、導体２
５４によってツェナー・ダイオード２５６のカソードと
抵抗器２５２の一方の端子とに接続され、この抵抗器２
５２の他方の端子は４５ボルト導体２７５に接続されて
いる。ツェナー・ダイオード２５６のアノードは−５ボ
ルト導体２７６に接続されている。ＮＰＮトランジスタ
２５７．２３７．２３８．２４０．２４１　、及び２４
２のエミッタは、抵抗器２５８Ｊ４３．２４４．２４５
．２４６　、及び２４７の夫々によって−５ボルト導体
２７６に結合されている。

差動増幅器１〜ランジスタ２５９のコレクタは、ＰＮＰ
　ｌ−ランジスタ２６２のコレクタとＰ　Ｎ　Ｐ　ｌ−
ランジスタ２６２及び２６３のベースとに接続されてい
る。ＰＮ　Ｐ　ｌ−ランジスタ２６２及び２６３のエミ
ッタは、抵抗器２６４及び２６５によって（５ボルト導
体２７８に接続されている。差動増幅器トランジスタ２
６０のコレクタは、導体２６７によって、ＮＰＮＩ−ラ
ンジスタ２６６のエミッタとＰ　Ｎ　Ｐ　ｌ−ランジス
タ２７３のベースとに接続され、このｌ−ランジスタ２
７３のコレクタは−５ポルｌ〜導体２７６に接続されて
いる。Ｎ　Ｐ　Ｎ　＋−ランジスタ２６６のベースは抵
抗器２６８及び２６９の間の接合に接続されている。抵
抗器２６８の他方の端子は導体２６７に接続されている
。抵抗器２６９の他方の端子は、ＮＰＮＩ−ランジスタ
２６６のコレクタとＮ　Ｐ　Ｎ　ｌ−ランジスタ２７０
のベースとに接続されている。ＮＰＮ）ランジスタ２６
６のコレクタは又Ｐ　Ｎ　Ｐ　ｌ−ランジスタ２６３の
コレクタに接続されている。ＮＰＮトランジスタ２７０
のコレクタは＋５ボルト導体２７８に接続されている。

Ｎ　Ｐ　Ｎ　ｌ−ランジスタ２７０のエミッタは、抵抗
器２７１によって、サンプル・ホールド出力導体１５に
接続されている。ＰＮＰ　）ランジスタ２７３のエミッ
タは、抵抗器２７２によって、サンプル・ホールド出力
導体１５に接続されている。

演算増幅器２の抵抗器の値の例示を表１に示す。

表　　　　１ 抵抗器番号　　　　　抵抗（オーム） 次に、増幅器２の動作について説明する。初期には、ツ
ェナー・ダイオード２５６．１−ランジスタ２５７、及
び抵抗器２５２．２５３及び２５８を含むバイアス回路
は、バイアス電圧をＮＰＮＩ〜ランジスタ２３８．２４
０及び２４２に発生して、それらを強制して電流Ｈ，Ｉ
２及びＩ３を発生さぜる。これらトランジスタとエミッ
タ抵抗器とはマツチしていて、Ｉ１とＩ２とは等しい。

Ｉ３は、１１及びＩ２に対して適当にスケールされて、
ＮＰＮトランジスタ２５９及び２６０を含む差動増幅器
を適切にバイアスする。当業者は理解するであろうが、
１、ランジスタ２３８．２４０及び２４２を含む上記の
回路はＮ　Ｐ　Ｎ　ｌ−ランジスタ２５７を流れる電流
を「鏡映」する。　ＮＰＮＩ・ランジスタ２３８の電流
１１は、ダイオード接続されたＰＮ　Ｐ　ｌ−ランジス
タ２３４を流れる。

Ｎ−チャンネルＪＰＥＴ２２５及び２２６がマツチして
いると仮定し、サンプル・ホールド出力導体７の電圧が
フィードバック導体２７４の電圧と同じであると仮定し
、かつＰ　Ｎ　Ｐ　ｌ−ランジスタ２３３及び２３４及
び抵抗器２２９及び２３０がマツチしていると仮定する
と、ＰＮＰＩ−ランジスタ２３３及び２３４とそれらの
各エミッタ抵抗器とはＰＮＰ電流鏡映回路を構成し、そ
れによって１４が１１に応答して発生されそしてＩ１と
等しい。同採に、Ｉ２がＰＮＰ　ｌ・ランジメタ２３５
及ｏ？ＱＲ１，−，）　４で９六ｌｂｈ　”＜　ｈプＩ
　１；　？　、Ｑ　／Ｉ１　　”ｈｌ斗■９し等しい。

次の組み合わせ、即ち差動増幅器２５９及び２６０ニｕ
生サレテイルｒ３と、導体２６１からＮＰＮＩ、ランジ
スタ２３７及び２４１のベースへのコモン、モード・フ
ィードバックと、及びＪＰＥＴ２２６のゲーｌ、電極へ
のサンプル・ホールド出力導体１５のフィードバックと
、の組み合わせの結果、「動作点」が確立されて、導体
２６１及び２７９は、Ｊ　Ｆ　Ｅ　Ｔ２２５及び２２６
のゲート電極に与えられる入力信号７及びフィードバッ
ク信号１４を夫々ＮＰＮトランジスタ２５９及び２６０
のベース電極に移す。

上述の演算増幅器２は、スイッチング・ダイオードブリ
ッジ５及びサンプリング　キャパシタ６をサンプル・ボ
ールド出力１５からバンファするためサンプル・ホール
ド回路３内の閉ループ増幅器に必要な高性能特性の組み
合わせを提供することが判った。当業者は容易に理解で
きるであろうが、極めて高い精度はサンプル・ホールド
回路に使用されるべき閉ループ演算増幅器に対し要求さ
れることであり、このサンプル・ホールド回路の出力は
１２ビット精度を有するアナログ−デジタル変換器に対
し入力をＬｊ−えなければならない。高入力インピータ
ンスは、Ｊ　Ｐ　Ｅ　Ｔ２２５及び２２６を入力デバイ
スとして使用することにより達成される。交差結合、即
ちソース・フォロワとして夫々作用するＪＦＥＴ２２５
及び２２６の各ソースから対向ＪＰＥＴソース・フォロ
ワ回路内のバイアス電流を確立するＰＮＰ電流鏡映回路
に対し抵抗器２３１及び２３０を介して交差結合する結
果、演算増幅器２の利得を交差結合抵抗器２３０及び２
３１が省かれた場合と比べ実効上２倍にする。

容易に理解できるように、ＪＦＥＴンースソースロワと
ＮＰＮ差、動増幅器入力ｌ・ランジスタのベースとの間
に接続されたバイアス及びレベル・シフト回路は完全に
対称的であり、その結果非常に低いＤＣオフセットが広
い温度範囲に渡って得られる。

Ｎ−チャンネルＪＦＥＴ２２５及び２２６とＮＰＮ差動
増幅器Ｉ・ランジスタ２５９及び２６０のベースとの間
の有効なレベル・シフトが得られる。非常に高い利得と
高帯域幅とが差動増幅器段においてＮＰＮＩ−ランジス
タ２５９及び２６０を使用することにより達成される。

十分な利得を得るためになった１つのＮＰＮ差動増幅器
段しか要求されない事は、ＪＰＥＴ入力段の利得と組み
合わさるとき、必要な高帯域幅を低コストでもたらす。

動１ヤ及び利点に関する上記の概略説明をもっと判りや
すくするためには、この増幅器の動作についてより詳細
な記述は行わない。

演算増幅器２の動作を理解するための直感的な方法は、
Ｊ　Ｆ　Ｅ　Ｔ２２５、抵抗器２２９、Ｐ　Ｎ　Ｐ　ｌ
−ランジスタ２３３、及び定電流源１〜ランジスタ２３
７から成る回路を第１ソース・フォロワ回路と考え、そ
してＪ　Ｆ　Ｅ　Ｔ２２６、抵抗器２３２）ＰＮＰトラ
ンジスタ２３６、及び定電流源ｌ−ランジスタ２４１を
第２ソース・フォロワ回路を構成するものと考えること
である９尚、小電圧振動に関しては、Ｊ　Ｐ　Ｅ　Ｔ２
２５のゲーｌ〜とＰＮＰトランジスタ２３３のエミッタ
との間の電圧降下は一定となり、又ＪＦＥＴ２２６のゲ
ートとＰＮＰ１〜ランジスタ２３３のベースとの間の電
圧降下は一定となる。何故なら、電流Ｉ４及びＩ５とが
一定であるからである。同様に、Ｊ　Ｆ　Ｅ　Ｔ２２６
のゲートとＰＮＰトランジスタ２３６のエミッタとの間
の電圧降下も、Ｊ　Ｆ　Ｅ　Ｔ２２５のゲー１〜とＰＮ
Ｐ　ｌ−ランジスタ２３６のベースとの間の電圧降下と
同じように一定となる。

次に、注意すべきことは、演算増幅器２の「目的」が１
．Ｊ　ＦＥ、　Ｔ２２６のゲー１〜へ抵抗器１４によっ
てフィードバックされる導体１５の出力電圧をＪＦＥＴ
２２５のゲー１〜の電圧と等しくすることである。しか
しながら、もし、Ｊ　Ｐ　Ｅ　Ｔ　２２５のゲー１〜の
電圧がＪＦＥＴ２２６のゲートのそれよりも僅かに大き
い場合、その電圧差はＰＮＰトランジスタ２３３のエミ
ッターベース間電圧の上、昇として現れ、これは、Ｉ４
を増加させる傾向にありそれによって導体２６１の電圧
を増加させる。これはＮＰＮＩ・ランジスタ２５９のベ
ース電圧及びそれを流れる電流を増加させ、Ｎ　Ｐ　Ｎ
　Ｉ〜ランジスタ２６０を流れる電流及びそのコレクタ
の電圧を減少さぜ、導体１５及びＪＰＥＴ２２６のゲー
１〜の電圧を低減し、上記の電圧差を減少させる。

同時にしかも全く同じ態様で、Ｊ　Ｐ　Ｅ　Ｔ２２５及
び２２６のグー１−間の上記と同じ電圧差が−Ｐ　Ｎ　
Ｐ　ｌ−ランジスタ２３６のエミッターベース電圧にお
いて増大ではなく減少として現れる。これはＩ５を減少
させる傾向にあり、同時にＩ４は増大し、従って導体２
７９及びＮ　Ｐ　Ｎ　ｌ−ランジスタ２６０のベースの
電圧を減少させ、これと同時にＮＰＮ）−ランジスタ２
５９のベースは増大させられる。

判るように、上述の交差結合ソース・フォロワ配置によ
り得られるＪＰＥＴ２２５及び２２６のソース間の絶縁
の結果、実効相互コンダクタンスｇｍ従って利得は、Ｊ
　Ｆ　Ｅ　Ｔ２２５及び２２６のグー１〜電圧をＮＰＮ
Ｉ−ランジスタ２５９及び２６０のベースに移すより在
来のコモン・ソース差動増幅器回路によって達成される
ものと比べ約２（ｇとなる。この完全にバランスされた
構造は、非常に低い入力オフセッＩ−電圧及び非常に低
い温度ドリフ）〜を与えるという別の利点も持っている
。

上述のサブレンジング・アナログ−デジタル変換器１は
、従来のザブレンジングＡＤＣにおける減算ノードにサ
ンプル・アナログ信号をフィードフォワードする遅延回
路に起因した不正確さを回避できる、という利点を与え
、それによって本サブレンジング・アナログ−デジタル
変換器の全体の精度及び線形性を改善する。ＭＯ３ＦＥ
Ｔ絶縁スイッチの使用は、減算ノードへのサンプル・ア
ナログ信号の記述した直接フィードフォワード企可能に
するものであり、従ってフィードフォワード遅延要素に
因るエラーの除去をもたらす。

記述したく３９ミリボルト）エラー電圧をＭＳＢフラッ
シュ・エンコーダの基準電圧入力に重畳することは、サ
ブレンジング・アナログ−デジタル変換器の精度又は線
形性に影響を与えず、むしろ負の２進数を操作、する必
要を回避することによって、エラー訂正回路を簡単化で
きるという利点を与える。

サンプル・ホールド回路において閉ループ増幅器を用い
る結果、外部ポテンショメータを必要とすることなくサ
ンプル・ホールド回路の非常に高い精度をもたらす。最
後に、サンプル・ボールド回路に使用した演算増幅器の
新規な設計は、これまで得られなかった高帯域幅及び通
常動作温度範囲に渡っての低オフセットの組み合わせを
提供し、それによって閉ループ増幅器をサンプル　ボー
ルド回路において用いるのを可能にし、かつ重大なエラ
ｉを導入することな（Ｍ　Ｓ　Ｂフラッシュ・エンコー
ダ及び減算ノードを駆動することができる非常に低い出
力インピーダンスという別の利点を提供する。

以上に本発明を特定の実施例を参照して説明したが、当
業者であれば本発明の精神及びその範囲から逸脱するこ
となく本発明の実施例に種々の変更を行うことができる
６本発明の記述実施例と等価のデバイスであって、実質
上同一の結果を達成するため実買上同−の機能を実質上
同一の態様で実行する要素を含んでいるものは、本発明
の範囲内にあると考えるべきである。例えば、ＭＳＢフ
ラッシュ・エンコーダがより少ないビットを有しかつＬ
ＳＢフラッシュ・エンコーダが対応して多くのビットを
有すること、又はそれと逆のことが可能であり、匹敵す
る効果を達成することができる。又、第４図に示したの
と異なったバランス型レベル・シフト及び交差結合も、
第４図の演算増幅器の差動増幅器段のＮ−チャンネルＪ
ＦＥＴとエミッタ結合ＮＰＮ＋・ランジスタ対との間の
所望のバランス型インターフェースを行うことができる
。フラッシュ・エンコーダの出力を並列に接続しそれら
の電圧基準入力を樅続接続しかつ抵抗器例えば２６．２
７．２８．２９．３２）及び３３をレーザ・トリムする
ことによってそれらフラッシュ・エンコーダの分解能登
拡張する第１図に示した技法は、サブレンジング・アナ
ログ−デジタル変換器以外の応用においても役に立つ乙
のである。

【図面の簡単な説明】

第１図は、本発明のザブレンジング・アナログ−デジタ
ル変換器のブロック図である。 第２図は、第１図の回路の動作の間生ずる種々の波形を
示す図である。 第３図は、第１図のサブレンジング・アナログ−デジタ
ル変換器の１部分の回路図である。 第４図は、第１図のサブレンジング・アナログ−ｗ”　
／　’７　１Ｌ　”：’３　ｊＡ　５Ｆ４　＋、−乍ｆ
　　ＰＩ３・庁’／　”７°１１．　　、　　十ＩＩ／
　Ｉ＜　ｒｉｉｌ路の詳細な回路図である。 （符号説明） トサブレンジング・アナログ−デジタル変換器、２：ア
ナログ入力信号、３：サンプル・ホールド回路、５：ダ
イオード・ブリッジ・スイッチング回路、１７：ＭＳＢ
フラッシュ・エンコーダ、３６：デジタル−アナログ変
換器、４８：ＬＳＢフラッシュ・エンコーダ、６１：デ
ジタル・エラー訂正回路、７５、タイミング回路

Claims (10)

【特許請求の範囲】
1. （１）Ｘビット・サブレンジング・アナログ−デジタル
   変換器において、Ｘは整数であり、該変換器が、 （ａ）第１アナログ信号を発生する手段、 （ｂ）前記第１アナログ信号を表す第１Ｙビット２進ワ
   ードを発生する第１アナログ−デジタル変換手段であっ
   て、ＹはＸより小さい整数であること、 （ｃ）前記第１アナログ信号を本質上遅延又は減衰なく
   加算導体に伝導する手段、 （ｄ）前記第１Ｙビット２進ワードに応答して第２アナ
   ログ信号を発生しこれを前記加算導体に与えるデジタル
   −アナログ変換手段であって、該デジタル−アナログ変
   換手段は少なくともＸビットの精度を持ち、前記第１ア
   ナログ信号と前記第２アナログ信号とを前記加算導体に
   与えることにより前記第１アナログ信号のＸビット２進
   等価数のＸ−Ｙ最下位ビットを正確に表す差信号が前記
   加算導体に発生すること、 （ｅ）前記差信号を所定因子だけ増幅して増幅された差
   信号を発生する手段であって、該増幅手段は入力を有す
   ること、 （ｆ）前記増幅手段の前記入力を前記加算導体に対し選
   択的に結合及び非結合して前記差信号が安定化するまで
   前記加算導体の電圧が前記増幅手段を過駆動するのを阻
   止すること、 （ｇ）前記増幅差信号を表す第１Ｚビット２進ワードを
   発生する第２アナログ−デジタル変換手段であって、Ｚ
   はＸよりも小さい整数であること、（ｈ）前記Ｙビット
   ２進ワードと前記Ｚビット２進ワードとを組み合わせて
   前記第１アナログ信号を正確に表すＸビット２進ワード
   を発生すること、 から成るサブレンジング・アナログ−デジタル変換器。
2. （２）特許請求の範囲第１項記載のサブレンジング・ア
   ナログ−デジタル変換器において、前記選択的結合及び
   非結合手段は、前記加算導体と前記増幅手段の前記入力
   との間に結合された第１トランジスタを含み、又前記増
   幅手段の前記入力と第１基準電圧導体との間に結合され
   た第２トランジスタを含み、又相補的制御信号を前記第
   １及び第２トランジスタの制御電極に与える回路手段を
   含み、該回路手段は、前記第２トランジスタがオンの間
   前記第１トランジスタをオフにしかつ前記第２トランジ
   スタがオフの間前記第１トランジスタをオンにし、それ
   によって前記差信号が安定化した後に前記差信号を前記
   増幅手段の前記入力に結合し、かつ前記差信号が安定化
   するまでに前記増幅手段の前記入力を前記基準電圧に結
   合すること、を特徴とするサブレンジング・アナログ−
   デジタル変換器。
3. （３）特許請求の範囲第２項記載のサブレンジング・ア
   ナログ−デジタル変換器において、前記第１及び第２の
   トランジスタがＭＯＳ電界効果トランジスタであること
   、を特徴とするサブレンジング・アナログ−デジタル変
   換器。
4. （４）特許請求の範囲第２項記載のサブレンジング・ア
   ナログ−デジタル変換器において、前記第１アナログ信
   号を伝導する前記手段は、導体と及びこの導体と前記加
   算導体との間に接続された抵抗器とを含むこと、を特徴
   とするサブレンジング・アナログ−デジタル変換器。
5. （５）特許請求の範囲第３項記載のサブレンジング・ア
   ナログ−デジタル変換器において、前記第１アナログ−
   デジタル変換手段はＹビット第１フラッシュ・エンコー
   ダを含み、前記第２アナログ−デジタル変換手段はＺビ
   ット第２フラッシュ・エンコーダを含むこと、を特徴と
   するサブレンジング・アナログ−デジタル変換器。
6. （６）特許請求の範囲第２項記載のサブレンジング・ア
   ナログ−デジタル変換器において、前記第１アナログ信
   号を発生する前記手段は、アナログ入力信号サンプリン
   グ及び記憶手段を含み、該手段は、サンプリング制御信
   号に応答して前記アナログ入力信号をサンプリングしそ
   して前記第１アナログ信号と等しい前記アナログ入力信
   号のこのサンプルされたレベルを記憶すること、を特徴
   とするサブレンジング・アナログ−デジタル変換器。
7. （７）特許請求の範囲第６項記載のサブレンジング・ア
   ナログ−デジタル変換器において、前記サンプリング及
   び記憶手段は、前記アナログ入力信号を受けるため入力
   を有する高速入力バッファと、該入力バッファの出力に
   接続された入力を有するスイッチング・ダイオード・サ
   ンプリング・ブリッジと、該スイッチング・ダイオード
   ・サンプリング・ブリッジの出力に接続されたサンプリ
   ング・キャパシタと、及び前記スイッチング・ダイオー
   ド・サンプリング・ブリッジの出力に接続された入力を
   有しかつ前記第１アナログ−デジタル変換手段の前記入
   力と前記第１アナログ信号を伝導する前記手段とに結合
   された出力を有する閉ループ演算増幅器と、を含むこと
   、を特徴とするサブレンジング・アナログ−デジタル変
   換器。
8. （８）特許請求の範囲第５項記載のサブレンジング・ア
   ナログ−デジタル変換器において、前記第１及び第２の
   フラッシュ・エンコーダの夫々は正及び負の基準電圧入
   力を有し、前記サブレンジング・アナログ−デジタル変
   換器は、更に前記第１フラッシュ・エンコーダの前記正
   及び負の基準電圧入力に結合されており所定のエラー電
   圧を前記第１フラッシュ・エンコーダの前記正及び負の
   基準電圧入力の両方に重畳する第１エラー調節手段と、
   前記第２フラッシュ・エンコーダの前記正及び負の基準
   電圧入力に結合されておりそれらに与えられる前記基準
   電圧を正確に調節する第２エラー調節手段と、を含むこ
   と、を特徴とするサブレンジング・アナログ−デジタル
   変換器。
9. （９）特許請求の範囲第８項記載のサブレンジング・ア
   ナログ−デジタル変換器において、前記第１エラー調節
   手段は、前記第１フラッシュ・エンコーダの前記正基準
   電圧入力と第２基準電圧導体とに接続された第１抵抗器
   と、前記第１フラッシュ・エンコーダの前記負基準電圧
   入力と前記第２基準電圧導体とに結合された第２抵抗器
   と、を含むこと、を特徴とするサブレンジング・アナロ
   グ−デジタル変換器。
10. （１０）第１アナログ信号を第１の２進ワードに変換す
    るＭＳＢフラッシュ・エンコーダと、前記第１の２進ワ
    ードを非常に正確な第２アナログ信号に変換する高精度
    デジタル−アナログ変換器と、前記第１アナログ信号と
    前記第２アナログ信号との間の差を増幅する増幅器と、
    前記第１アナログ信号を前記増幅器の入力にフィードフ
    ォワードする手段と、前記増幅された差信号を第２の２
    進ワードに変換するＬＳＢフラッシュ・エンコーダと、
    及び前記第１及び第２の２進ワードを操作してこれら第
    １又は第２の２進ワードのいずれよりも高い分解能の第
    ３の２進ワードを発生するエラー訂正回路と、を含むサ
    ブレンジング・アナログ−デジタル変換器において、 所定のエラー電圧を前記ＭＳＢフラッシュ・エンコーダ
    の正及び負の基準電圧入力に加える第１エラー調節手段
    を含み、該手段は、前記ＭＳＢフラッシュ・エンコーダ
    により前記第１の２進ワードに導入されるいかなるエラ
    ーも正の電圧レンジに入るようにし、それによって前記
    エラー訂正回路がいかなる負の２進数をも操作する必要
    のないようにすること、を特徴とするサブレンジング・
    アナログ−デジタル変換器。