JPS6248074A - Ｍｏｓ集積回路装置 - Google Patents
Ｍｏｓ集積回路装置Info
- Publication number
- JPS6248074A JPS6248074A JP19068485A JP19068485A JPS6248074A JP S6248074 A JPS6248074 A JP S6248074A JP 19068485 A JP19068485 A JP 19068485A JP 19068485 A JP19068485 A JP 19068485A JP S6248074 A JPS6248074 A JP S6248074A
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- JP
- Japan
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- protection diode
- integrated circuit
- diode
- gate
- circuit device
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ集積回路装置に関し、特に、外部からの
静電気を効率良く静電保護回路に流すことの出来る静電
保護ダイオードを含み耐静電強度の向上したＭＯＳ集積
回路装置に関する。
静電気を効率良く静電保護回路に流すことの出来る静電
保護ダイオードを含み耐静電強度の向上したＭＯＳ集積
回路装置に関する。
静電保護回路として用いられるジャンクションダイオー
ドの電流パスとしての効率を上げるための一方法として
従来より、ゲート変調ダイオードを用いている。これは
第左図−に例示する如く、Ｎ型領域５１とゲート電極５
３に、正の静電気が印加された場合に、Ｐ型基板５２の
表面がＮ型に反転して、ジャンクション面積が増し、変
調ゲート５３が無い時よりは、電流パスとしての効率が
良くなる。
ドの電流パスとしての効率を上げるための一方法として
従来より、ゲート変調ダイオードを用いている。これは
第左図−に例示する如く、Ｎ型領域５１とゲート電極５
３に、正の静電気が印加された場合に、Ｐ型基板５２の
表面がＮ型に反転して、ジャンクション面積が増し、変
調ゲート５３が無い時よりは、電流パスとしての効率が
良くなる。
しかし、上述した従来のゲート変調ダイオードでは、ゲ
ート電極下の空乏層がアバランシェ降伏を起こすまでは
′ａＬ流が流れず、外部から印加された静電気は、集積
回路内部へ流れ込んでしまうという欠点がある。
ート電極下の空乏層がアバランシェ降伏を起こすまでは
′ａＬ流が流れず、外部から印加された静電気は、集積
回路内部へ流れ込んでしまうという欠点がある。
不発明は、上述した従来の問題点を除去し、静電気が印
加されていない時は正常な耐圧を保ち。
加されていない時は正常な耐圧を保ち。
外部から静電気が印加された時は静電保護回路に効率よ
く電流を流すことが出来る静電保護ダイオードを含み静
電副圧の向上したＭＯＳ集積回路装置を提供することを
目的とする。
く電流を流すことが出来る静電保護ダイオードを含み静
電副圧の向上したＭＯＳ集積回路装置を提供することを
目的とする。
本発明のＭＯＳ集積回路装置は、不純物濃度が１ ｘ
ｌ Ｏ１７／ｃｒｄ以下の低濃度Ｓｉ基板の表面にこれ
とは反対導電型をもち１桁以上の高濃度不純物？ドープ
して得られる接合型静電保護ダイオードを含むＭＯＳ集
積回路装置において、前記静電保護ダイオードの高濃度
領域に接続された金属配線が低濃度領域の表面絶縁膜上
にも配置されるゲート変調保護ダイオードであって、該
ゲート変調保護ダイオードの接合位置よシ接合空乏層拡
が９以上離れたところで、変調用ゲート電極下の低濃度
基板表面に結晶欠陥が深さ３μｍ以内の範囲に配置され
た構造を有する静電保護ダイオードを含んで構成される
。
ｌ Ｏ１７／ｃｒｄ以下の低濃度Ｓｉ基板の表面にこれ
とは反対導電型をもち１桁以上の高濃度不純物？ドープ
して得られる接合型静電保護ダイオードを含むＭＯＳ集
積回路装置において、前記静電保護ダイオードの高濃度
領域に接続された金属配線が低濃度領域の表面絶縁膜上
にも配置されるゲート変調保護ダイオードであって、該
ゲート変調保護ダイオードの接合位置よシ接合空乏層拡
が９以上離れたところで、変調用ゲート電極下の低濃度
基板表面に結晶欠陥が深さ３μｍ以内の範囲に配置され
た構造を有する静電保護ダイオードを含んで構成される
。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、Ｎチャンネ
ルＭＯＳ集積回路装置への適用例である。
ルＭＯＳ集積回路装置への適用例である。
第１図において端子ｌは入力端子であシ、ダイオード２
が本発明の主要部である静電保護ダイオードであり、配
線３は集積回路内部につながっている。
が本発明の主要部である静電保護ダイオードであり、配
線３は集積回路内部につながっている。
第２図は本発明の主要部である静電保護ダイオードの断
面図である。第２図において、４はＰ型Ｓｉ基板、５は
Ｐ型Ｓｉ基板４内に形成されたＮ型の不純物ドープ領域
、６は不純物ドープ領域５の接合位置より接合空乏層拡
がり以上離れ変調用ゲート電極８下の低濃度基板表面に
深さ３μｍ以内の範囲に形成され九結晶欠陥領域である
。７は表面に形成された絶縁膜である５ｉ０２膜である
。
面図である。第２図において、４はＰ型Ｓｉ基板、５は
Ｐ型Ｓｉ基板４内に形成されたＮ型の不純物ドープ領域
、６は不純物ドープ領域５の接合位置より接合空乏層拡
がり以上離れ変調用ゲート電極８下の低濃度基板表面に
深さ３μｍ以内の範囲に形成され九結晶欠陥領域である
。７は表面に形成された絶縁膜である５ｉ０２膜である
。
保護ダイオードの電極であシ変調用ゲート電極である金
属配線８には入力端子ｌが接続されている。
属配線８には入力端子ｌが接続されている。
なお前記した結晶欠陥領域は１００ＫｅＶ以上。
１０−１０ 個／−のＳｉのイオン打込みによシ形成
した。
した。
第３図は第２図に示した静電保護ダイオードの通常動作
時の空乏層の状態を示す断面図である。
時の空乏層の状態を示す断面図である。
すなわち、通常状態では入力端子ｌにはＶＤＤまたはＧ
ＮＤのバイアスが印加されているので静電保護ダイオー
ドの空乏層９は図示のように分布しているが、この空乏
層の拡が９は１〜２μｍ程度であり、結晶欠陥領域６は
その外側に配置しであるので集積回路の動作には何の影
響も与えない。
ＮＤのバイアスが印加されているので静電保護ダイオー
ドの空乏層９は図示のように分布しているが、この空乏
層の拡が９は１〜２μｍ程度であり、結晶欠陥領域６は
その外側に配置しであるので集積回路の動作には何の影
響も与えない。
第４図は第２図の静電保護ダイオードに正の静電気が印
加された時の空乏層の状態を示す断面図である。すなわ
ち、入力端子１よシ、正の静電気が印加された場合は、
変調用ゲート電極８の下のＰ型表面がＮ型に反転するが
ら空乏層９は図示のように分布し、結晶欠陥領域６は空
乏層内に含まれてしまう。この結晶欠陥のために、大き
な電流が流れ、保護ダイオードの耐圧ｉＰ型表面の反転
電圧まで低下させることができた。すきわち、Ｓｌのイ
オン打込みにより静電誘起ダイオードの空乏層内に多量
のりコンビネーション・ジェネレーシランセンターが形
成され、これにエリアバランシェ耐圧以下の電圧でも静
電誘起ダイオードを通ずる電流パスが形成される。
加された時の空乏層の状態を示す断面図である。すなわ
ち、入力端子１よシ、正の静電気が印加された場合は、
変調用ゲート電極８の下のＰ型表面がＮ型に反転するが
ら空乏層９は図示のように分布し、結晶欠陥領域６は空
乏層内に含まれてしまう。この結晶欠陥のために、大き
な電流が流れ、保護ダイオードの耐圧ｉＰ型表面の反転
電圧まで低下させることができた。すきわち、Ｓｌのイ
オン打込みにより静電誘起ダイオードの空乏層内に多量
のりコンビネーション・ジェネレーシランセンターが形
成され、これにエリアバランシェ耐圧以下の電圧でも静
電誘起ダイオードを通ずる電流パスが形成される。
次に、入力端子１より負の正電気が印加された場合はも
ともと、保護ダイオードが順方向となるので、保護ダイ
オードを介して電流が流れる。
ともと、保護ダイオードが順方向となるので、保護ダイ
オードを介して電流が流れる。
なお、結晶欠陥領域の深さを３μｍ以内としたが静電気
が印加され友時に出来る表面空乏層の厚さ並びにイオン
注入の製造上の問題から３μｍ以内が望ましい。
が印加され友時に出来る表面空乏層の厚さ並びにイオン
注入の製造上の問題から３μｍ以内が望ましい。
以上説明したようにも発明は、ゲート変調保護ダイオー
ドのゲート下表面に結晶欠陥を導入することにより、通
常動作時はＭＯＳ集積回路装置の動作に影響せず、他方
、外部から静電気が印加された時は保護ダイオードに効
率良く電流が流れ、ＭＯＳ集積回路装置の静電耐圧を向
上できる効果がある。
ドのゲート下表面に結晶欠陥を導入することにより、通
常動作時はＭＯＳ集積回路装置の動作に影響せず、他方
、外部から静電気が印加された時は保護ダイオードに効
率良く電流が流れ、ＭＯＳ集積回路装置の静電耐圧を向
上できる効果がある。
第１図は本発明の一実施例の回路図、第２図は本発明の
主要部である静電保護ダイオードの断面図、第３図は第
２図の静電保護ダイオードの通常動作時の空乏層の状態
を示す断面図、第４図は第２図の靜電保遵ダイオードに
正の静電気が印加された時の空乏層の状態を示す断面図
、第５図は従来の静電保護ダイオードに正の静電気が印
加された時の空乏層の状、態を示す断面図である。 １・・・・・・入力端子、２・・・・・・静電保護ダイ
オード、４・・・・・・Ｓｉ基板、５・・・・・・不純
物ドープ領域、６・・・・・・結晶欠陥領域、７・・・
・・・絶縁膜（Ｓ １０２）、８・・・・・・金属配線
（保護ダイオードの成極及び変調用ゲート電極）、５１
・・・・・・Ｎ型領域、５２・・・・・・Ｐ型頭域、５
３・・・・・・変調ゲート。 □′ぐ′、′／：２ 箒 ！ 図 第 ２ 図 ＄３ Ｉ！１ 茅 ４ 図 鳩５図
主要部である静電保護ダイオードの断面図、第３図は第
２図の静電保護ダイオードの通常動作時の空乏層の状態
を示す断面図、第４図は第２図の靜電保遵ダイオードに
正の静電気が印加された時の空乏層の状態を示す断面図
、第５図は従来の静電保護ダイオードに正の静電気が印
加された時の空乏層の状、態を示す断面図である。 １・・・・・・入力端子、２・・・・・・静電保護ダイ
オード、４・・・・・・Ｓｉ基板、５・・・・・・不純
物ドープ領域、６・・・・・・結晶欠陥領域、７・・・
・・・絶縁膜（Ｓ １０２）、８・・・・・・金属配線
（保護ダイオードの成極及び変調用ゲート電極）、５１
・・・・・・Ｎ型領域、５２・・・・・・Ｐ型頭域、５
３・・・・・・変調ゲート。 □′ぐ′、′／：２ 箒 ！ 図 第 ２ 図 ＄３ Ｉ！１ 茅 ４ 図 鳩５図
Claims (1)
- 不純物濃度が１×１０＾１＾７／ｃｍ以下の低濃度Ｓｉ
基板の表面にこれとは反対の導電型をもち１桁以上の高
濃度不純物をドープして得られる接合型静電保護ダイオ
ードを含むＭＯＳ集積回路装置において、前記静電保護
ダイオードの高濃度領域に接続された金属配線が低濃度
領域の表面絶縁膜上にも配置されるゲート変調保護ダイ
オードであって、該ゲート変調保護ダイオードの接合位
置より接合空乏層拡がり以上離れたところで、変調用ゲ
ート電極下の低濃度基板表面に結晶欠陥が深さ３μｍ以
内までの範囲に配置された構造をもつ静電保護ダイオー
ドを含むＭＯＳ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19068485A JPS6248074A (ja) | 1985-08-28 | 1985-08-28 | Ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19068485A JPS6248074A (ja) | 1985-08-28 | 1985-08-28 | Ｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6248074A true JPS6248074A (ja) | 1987-03-02 |
Family
ID=16262154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19068485A Pending JPS6248074A (ja) | 1985-08-28 | 1985-08-28 | Ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248074A (ja) |
-
1985
- 1985-08-28 JP JP19068485A patent/JPS6248074A/ja active Pending
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