JPS6248053A - 半導体装置用リ−ドフレ−ムの製造方法 - Google Patents

半導体装置用リ−ドフレ−ムの製造方法

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JPS6248053A
JPS6248053A JP60190692A JP19069285A JPS6248053A JP S6248053 A JPS6248053 A JP S6248053A JP 60190692 A JP60190692 A JP 60190692A JP 19069285 A JP19069285 A JP 19069285A JP S6248053 A JPS6248053 A JP S6248053A
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JP
Japan
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lead frame
lead
leads
semiconductor device
resist
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JP60190692A
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English (en)
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Takayasu Handa
半田 隆保
Toshinori Tanaka
田中 俊範
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置用リードフレームの製造方法に関す
る。
〔従来の技術〕
従来、この種の半導体装置用リードフレーム(以下単に
リードフレームという)は、帯状の金属板にプレス加工
法によりパターンを形成するか、あるいは定尺板等の金
属板を板の両面から化学エツチング法によりエツチング
しパターンを形成するかのいずれかの方法により製造さ
れていた。
第4図(a)、(b)に従来の方法により形成された樹
脂封止型半導体装置用リードフレームの平面図及びA 
−A’線断面図を示す。
第4図(a)、(b)において、リードフレーム6の半
導体素子が搭載されるタブ部1bとこのタブ部1bの周
囲に延在した内部リード2bとその外部にのびた外部リ
ード3b及びタイバー10とは同一の厚さで構成されて
いた。
〔発明が解決しようとする問題点〕
上述した従来の同一厚さのリードフレーム6は、第5図
に示したように、半導体素子4を搭載して樹脂封止した
後、樹脂パッケージ9から突出した外部リード3bの変
形及び破断がない強度が要求される所から一般的に、0
15〜0.3mm厚さのものが使用されてきた。一方、
タブ部1b周囲の内部リード2bは、外部リード3bと
は異り、タブ部1bからある適当な距離に内部リード2
bの先端が配置される必要があり、微細な加工が要求さ
れる。
微細な内部リードパターンを形成するためにはリードフ
レーム用基板の厚さを薄くする必要があり、それによシ
リード間間隔を小さく加工出来るが、リードフレーム用
基板の厚さを薄くすると、外部リードの強度が満足され
ない。この為上記の様に全体の厚さが一様なリードフレ
ーム用基板をプレス法か化学エツチング法のいずれかの
方法により処理してパターンを形成j7たリードフレー
ムが使用されてきた。
しかし、近年、半導体装置の多ピン化及び半導体素子の
縮小化技術が進むにつ引、上記[た従来リードフレーム
の製造方法では内部リード先端のリード間寸決がリード
フレームの基板の厚さで制限されるため、第4図(a)
 、 (b)及び2F!5図に示し。
た様に、タブ部1bに対し内部リード2b先端を遠い位
置に配置せざるおえなくなり、半導体素子4と内部リー
ド2bの先端部とを結ぶボンデングワイヤC以下単にワ
イヤという)5が著しく長くなることにより、ボンデン
グ中にワイヤが切わたり、ワイヤが変形し半導体素子4
のエッヂに触れたり、さらに隣接ワイヤとの短絡を起し
たりする不良が多発し半導体装置の組立に関する生産性
及び信頼性を著しく損う欠点があった。又場合によって
はワイヤがあまりにも長すぎ組立が出来ないこともあっ
た。
本発明の目的は、外部リードの強度を減らすことなく内
部リード間及び内部リード先端とタブ部との間隔を狭く
した半導体装置用リードフレームの製造方法を提供する
ことにある。
〔問題点を解決するための手段〕
本発明の半導体装置用リードフレームの製造方法は、リ
ードフレーム用基板に打抜き加工により内部リード、外
部リード、タブ部、タイバーを形成する半導体装置用リ
ードフレームの製造方法であって、内部リードの先端と
その近傍が形成される領域を化学エツチング法により他
の部分より薄くした後、打抜き加工を行うものである。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図(a)〜(c)は本発明の一実施例を説明する為
の製造工程におけるリードフレーム基板の平面図、B 
−B’線断面図及びc −c’線断面図、第2図(a)
、(b)は本発明の一実施例により製造されたリードフ
レームの平面図及びD−α線断面図、第3図は第2図に
示したリードフレームを用いて製造した樹脂封止型半導
体装置の断面図である。
まず第1図(a)〜(c)に示すように、リードフレー
ム基板として板厚0.25mmで幅がリードフレームの
幅に相当する帯状のFe−Ni合金板6aを用い、内部
リードが形成される微細なパターンを必要とする部分7
aには片面から化学エツチングされる様に、又基準丸穴
8になる部分には両面から化学エツチングされる様にレ
ジスト処理を行った。この時基準丸穴8及び微細パター
ンに相当する部分7a以外の部分もエツチング法により
パターン化することも可能である。
次に微細なパターンを必要とする部分7aの板厚が0.
125mmになる様に化学エツチングを行ったのちレジ
ストを除去した。その後、このエツチング済のFe−N
i合金板6aの基準丸穴8をパイロット穴として順送り
金型によるプレス加工法により、微細パターンを中心に
2点鎖線で示される必要な部分のパターン化を行った。
この様にして得られたリードフレーム6は第2図(a)
、(b)に示す様に、微細パターンを必要とする部分を
前もって化学エツチング法により0125mm厚にして
おいたため、内部リード2aの先端のリード間間隔を板
厚に相当する0、125mmでプレス加工法により生産
性よく実現可能になった。
この為従来の製造方法に比べ2分の1のリード間間隔で
リードフレームが製造可能となった。従って第3図に示
すように半導体素子4をタブ部1aに搭載した場合短い
ワイヤ5で半導体素子4と内部リード2aとを接続でき
る。
上記実施例ではリードフレーム幅に相当する帯状のFe
−Ni合金を使用したが、複数本のリードフレームが同
時に加工可能な広幅の基板を使用し、エツチング工程に
おいて1本分の幅に分割することも可能であり、この方
法によれば前工程であるエツチング工程の生産性を著し
7〈向上させることが出来る。
父上記実施例では樹脂封止型半導体装置用リードフレー
ムについて説明したが、本発明はそれに限定されるもの
ではなく、サーデツプ型の半導体装置用リードフレーム
等にも適用できるものである。
〔発明の効果〕
以上説明した様に、本発明は微細なパターンを必要とす
る部分を予じめ、化学エツチング法により30〜70%
に薄くすることにより、捗工程のプレス加工法でのパタ
ーン化の際に、内部リード先端部のリード間間隔を従来
方法の2分の1にする微細パターン化が可能で、少なく
とも、リード間間隔が縮少された分は第2図及び第3図
に示す様に、内部リード2aをタブ部1aの近くに配置
することが可能になった。
このため、多ピンを有するリードフレームで従来ワイヤ
が長すぎて組立不可能であったより小さな半導体素子が
組立可能になるばかりでなく、ボンデング中にワイヤが
切れたり、ワイヤが変形して半導体素子のエツジに触れ
たり、さらに隣接ワイヤとのショートを起したりするこ
とがなく、生産性及び信頼性の向上した半導体装量を得
ることが出来た。
又微細パターンを必要とする部分を前もってエツチング
する時に、基準丸穴も同時に形成出来る為、その穴をプ
レス加工時のパイロット穴として利用することで異った
2種類のパターン形成方法を組合せ、位置精度よくしか
も生産性よくパターンを形成することが可能となった。
【図面の簡単な説明】
第1図(a)〜(c)は本発明の一実施例を説明する為
の製造工程におけるリードフレーム基板の平面図、B−
B’線断面図及びc −c’線断面図、第2図(a)、
(b)は本発明の一実施例により製造されたリードフレ
ームの平面図及びD−111)’線断面図、第3図は第
2図に示したリードフレームを用いて製造した樹脂封止
型半導体装置の断面図、第4図(a) 、 (b)は従
来の製造方法により製造されたリードフレームの平面図
及びA−に線断面図、第5図は第4図に示したリードフ
レームを用いて製造した樹脂封止型半導体装置の断面図
である。 la、lb・・・・・・タブ部、  2a、2b・・・
・・・内部リード、3a、3b・・・・・・外部リード
、4・・・・・・半導体素子、5・・・・・・ボンディ
ングワイヤ、6・・・・・・リードフレーム、5a・・
・・・・Fe−Ni合金板、7a・・・・・・微細なパ
ターンを必要とする部分、8・・・・・・基準丸穴、9
・・・・・・樹脂パッケージ、10・・・・・・タイバ
ー。 代理人 弁理士  内 原   日、、2、?11シ 
 ノ  Yす?■ $  31 7弗 4 必 声 5 箇

Claims (1)

    【特許請求の範囲】
  1. リードフレーム用基板に打抜き加工により内部リード、
    外部リード、タブ部、タイバーを形成する半導体装置用
    リードフレームの製造方法において、前記内部リードの
    先端とその近傍が形成される領域を化学エッチング法に
    より他の部分より薄くした後、前記打抜き加工を行うこ
    とを特徴とする半導体装置用リードフレームの製造方法
JP60190692A 1985-08-28 1985-08-28 半導体装置用リ−ドフレ−ムの製造方法 Pending JPS6248053A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0325252U (ja) * 1989-07-21 1991-03-15
JPH03283643A (ja) * 1990-03-30 1991-12-13 Mitsui High Tec Inc リードフレームの製造方法
WO1996005612A1 (en) * 1994-08-09 1996-02-22 National Semiconductor Corporation A fine pitch lead frame and method for manufacturing same
US5564393A (en) * 1993-05-14 1996-10-15 Hitachi, Ltd. Fuel control method for internal combustion engine and system thereof
JP2003051575A (ja) * 2001-08-07 2003-02-21 Sumitomo Metal Mining Co Ltd ハーフエッチング面の成型方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56137664A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Lead frame and semiconductor device having lead frame

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56137664A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Lead frame and semiconductor device having lead frame

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0325252U (ja) * 1989-07-21 1991-03-15
JPH03283643A (ja) * 1990-03-30 1991-12-13 Mitsui High Tec Inc リードフレームの製造方法
US5564393A (en) * 1993-05-14 1996-10-15 Hitachi, Ltd. Fuel control method for internal combustion engine and system thereof
WO1996005612A1 (en) * 1994-08-09 1996-02-22 National Semiconductor Corporation A fine pitch lead frame and method for manufacturing same
JP2003051575A (ja) * 2001-08-07 2003-02-21 Sumitomo Metal Mining Co Ltd ハーフエッチング面の成型方法

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