JPS6248048A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6248048A JPS6248048A JP60190736A JP19073685A JPS6248048A JP S6248048 A JPS6248048 A JP S6248048A JP 60190736 A JP60190736 A JP 60190736A JP 19073685 A JP19073685 A JP 19073685A JP S6248048 A JPS6248048 A JP S6248048A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に係り、例えば高周
波高出力トランジスタの￥′！極構造が安易に改善でき
る製造方法に関するものである。
波高出力トランジスタの￥′！極構造が安易に改善でき
る製造方法に関するものである。
＠２図は、この種従来の半導体装置金示す高周波高出力
トランジスタの断面図であり、図において、＋ＩＮ−ｆ
シリコンのエピタキシャル層＋２１が形成さｔまた半導
体基板、（３；けこの半導体基板（１！の一主面上に形
成さねたシリコン酸化膜、（４）はこのシリコン酸化膜
（３）全複数箇所エツチングして形成さｈた複数のコン
タクトホール、（５）はこのコンタクトホール（４）部
の上記エピタキシャル層（２）内にｆｆｇｌｆｆｌさｈ
た不純物拡散層、（６）は上記コンタクトホール（４）
部の半４に基板ｆｉｌ−主面上りこ上、６エピタキシヤ
ル１罎（２）にオーミック接触して形成さｆ′１１こ白
金シリサイド膜、（７）ハこの白金シリサイド膜（６）
ヒ及び上記エピタキシャルｎ ＋２１上にぐし形に杉成
さｈｌこチタンタングステンからなるバリアメタル薄膜
、１８）はこのバリアメタル薄膜（７）上に形成さｈｒ
＝スパッタ蒸着全着金なる蒸着金属薄膜、（９１はこの
蒸着金属薄膜（８）上に形成さハて蒸着金属薄膜（８）
とともに！極を構成するメッキ金からなる幅ｌｌ″／１
ｍｌ程度のメッキ金属厚膜、ｆｌｏｌ Ｈこのメッキ金
属厚膜（９）及びシリコン酸化膜＋３１上の半導体基板
（１）−主面全面ｌど形成さねたガラスコートである。
トランジスタの断面図であり、図において、＋ＩＮ−ｆ
シリコンのエピタキシャル層＋２１が形成さｔまた半導
体基板、（３；けこの半導体基板（１！の一主面上に形
成さねたシリコン酸化膜、（４）はこのシリコン酸化膜
（３）全複数箇所エツチングして形成さｈた複数のコン
タクトホール、（５）はこのコンタクトホール（４）部
の上記エピタキシャル層（２）内にｆｆｇｌｆｆｌさｈ
た不純物拡散層、（６）は上記コンタクトホール（４）
部の半４に基板ｆｉｌ−主面上りこ上、６エピタキシヤ
ル１罎（２）にオーミック接触して形成さｆ′１１こ白
金シリサイド膜、（７）ハこの白金シリサイド膜（６）
ヒ及び上記エピタキシャルｎ ＋２１上にぐし形に杉成
さｈｌこチタンタングステンからなるバリアメタル薄膜
、１８）はこのバリアメタル薄膜（７）上に形成さｈｒ
＝スパッタ蒸着全着金なる蒸着金属薄膜、（９１はこの
蒸着金属薄膜（８）上に形成さハて蒸着金属薄膜（８）
とともに！極を構成するメッキ金からなる幅ｌｌ″／１
ｍｌ程度のメッキ金属厚膜、ｆｌｏｌ Ｈこのメッキ金
属厚膜（９）及びシリコン酸化膜＋３１上の半導体基板
（１）−主面全面ｌど形成さねたガラスコートである。
以上のように構成さｆｌに半導体装置の製造方法金石２
図（ａ） ｆｔいし′＠２図（ｆｌに従い説明する。ま
ず、半導体基板（１１−主面１全ＷＩ！ご酸化膜（３）
を形成し７１こ後；ここの酸化膜（３）全エツチングし
てコンタクトホール（４１全形成し、このコンタクトホ
ール（４１に拡散層１５）を形成し、重Ｉこコンタクト
ホール１４）を埋めるようにして白金シリサイド膜（６
）を選択的に形成する。次にこの白金シリサイド膜（６
）上を含む半導体基板（！１−主面上全面にバリアメタ
ル薄Ｈケ（７ａ）を形成、更にスパッタ蒸着装置によっ
て蒸着金属薄膜（８ａ）を形成して第２図（ａ）に示す
ようなものを得る。
図（ａ） ｆｔいし′＠２図（ｆｌに従い説明する。ま
ず、半導体基板（１１−主面１全ＷＩ！ご酸化膜（３）
を形成し７１こ後；ここの酸化膜（３）全エツチングし
てコンタクトホール（４１全形成し、このコンタクトホ
ール（４１に拡散層１５）を形成し、重Ｉこコンタクト
ホール１４）を埋めるようにして白金シリサイド膜（６
）を選択的に形成する。次にこの白金シリサイド膜（６
）上を含む半導体基板（！１−主面上全面にバリアメタ
ル薄Ｈケ（７ａ）を形成、更にスパッタ蒸着装置によっ
て蒸着金属薄膜（８ａ）を形成して第２図（ａ）に示す
ようなものを得る。
その後、上記蒸着金属薄膜（８ａ）上全面にレジスト（
ユニａ）を塗布し、マスク合せを行い現像して＠２図（
ｂ）に示すようなレジストα１）ｔｆ−得る。、更にこ
のレジスト０１）ヲ利用１７てこのレジストαυの間に
メッキ法１ｃヨｌ’）メッキ金ｋｆ’Ｌ長させ、その後
レジスト０］）を除去して第２Ｎ（ｃ）Ｉこ示すような
メッキ金属厚膜（９１ｆｔ形成する。次ｌここのメッキ
金属厚膜（９）をマスク出して蒸着金属薄膜（８）をエ
ツチングし〔第２図（ｄ）〕、四ｆこバリアメタル薄膜
（７）をエツチングした後〔第２図（ｅ）〕、最後１こ
ガラスフート（１０１をメッキ金属厚膜（９）及び酸化
膜（３）上の半導体主面全面に形成して第２図（ｆ）に
示すような半導体装置を得る。
ユニａ）を塗布し、マスク合せを行い現像して＠２図（
ｂ）に示すようなレジストα１）ｔｆ−得る。、更にこ
のレジスト０１）ヲ利用１７てこのレジストαυの間に
メッキ法１ｃヨｌ’）メッキ金ｋｆ’Ｌ長させ、その後
レジスト０］）を除去して第２Ｎ（ｃ）Ｉこ示すような
メッキ金属厚膜（９１ｆｔ形成する。次ｌここのメッキ
金属厚膜（９）をマスク出して蒸着金属薄膜（８）をエ
ツチングし〔第２図（ｄ）〕、四ｆこバリアメタル薄膜
（７）をエツチングした後〔第２図（ｅ）〕、最後１こ
ガラスフート（１０１をメッキ金属厚膜（９）及び酸化
膜（３）上の半導体主面全面に形成して第２図（ｆ）に
示すような半導体装置を得る。
従来の半導体装置の製造方法は以上のようであり、メッ
キ金属厚膜（９）を形成した後、こｆ１全マス又 りとし合点欠陥か多い故にメッキ金属よりエツチング速
度が早くなる蒸着金属薄膜（８ａ） ’！ｔエツチング
しているので、メッキ金属と蒸着金属とのエツチング速
度の違いてより、上記メッキ金属厚膜（９）下部の蒸着
金属薄膜（８ａ）がサイドエッチさハ、エツチング後の
蒸着金属薄膜（８）の曙が狭くなるから、上記バリアメ
タル薄膜（７）とや化膜（３）及び白金シリサイド膜（
６）、バリアメタル薄膜（７）と蒸着金属薄膜（８）の
接触面積が小さくなって付着力が弱くなり、蒸着金属薄
膜（８）が剥離するという現象が生じ、信頼性に欠ける
という問題点があった。
キ金属厚膜（９）を形成した後、こｆ１全マス又 りとし合点欠陥か多い故にメッキ金属よりエツチング速
度が早くなる蒸着金属薄膜（８ａ） ’！ｔエツチング
しているので、メッキ金属と蒸着金属とのエツチング速
度の違いてより、上記メッキ金属厚膜（９）下部の蒸着
金属薄膜（８ａ）がサイドエッチさハ、エツチング後の
蒸着金属薄膜（８）の曙が狭くなるから、上記バリアメ
タル薄膜（７）とや化膜（３）及び白金シリサイド膜（
６）、バリアメタル薄膜（７）と蒸着金属薄膜（８）の
接触面積が小さくなって付着力が弱くなり、蒸着金属薄
膜（８）が剥離するという現象が生じ、信頼性に欠ける
という問題点があった。
この発明け、上記のような問題点を解決するためシこな
さｈｒ＝もので、信頼性上問題のない半導体装置が得ら
ｈる半導体装置の製造方法を得ることを目的とする。
さｈｒ＝もので、信頼性上問題のない半導体装置が得ら
ｈる半導体装置の製造方法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板上
に蒸着金属薄膜を形成した後、この蒸着金属薄膜を不活
性筒体中でシンターし、このシンターした蒸着金属Ｎ膜
金メッキ金属厚膜をマスクとしてエツチングするように
したものである。
に蒸着金属薄膜を形成した後、この蒸着金属薄膜を不活
性筒体中でシンターし、このシンターした蒸着金属Ｎ膜
金メッキ金属厚膜をマスクとしてエツチングするように
したものである。
この発明において汀、蒸着金属薄膜をシンターするから
、この蒸着金属薄膜を形成する際に生じる金属薄膜特有
の点欠陥か少なくなり、蒸着金属薄膜のエツチング速罪
がメッキ金属厚膜のエツチング速ｖ ｌこ近づくもので
あり、従ってメッキ金属エリ膜をマスクとして上記シン
ターした蒸着金属薄膜をエツチングする際に蒸着金属Ｎ
膜のエツチングが先行してサイドエッチを生ずるという
ことは無くなるものであろう 〔実癩例〕 以下にこの発明を高周波高出力トランジスタに適用した
場合の製造方法の一実楕例を１！１図（ａ）なｈし第１
図（ωりこ従い説明する。
、この蒸着金属薄膜を形成する際に生じる金属薄膜特有
の点欠陥か少なくなり、蒸着金属薄膜のエツチング速罪
がメッキ金属厚膜のエツチング速ｖ ｌこ近づくもので
あり、従ってメッキ金属エリ膜をマスクとして上記シン
ターした蒸着金属薄膜をエツチングする際に蒸着金属Ｎ
膜のエツチングが先行してサイドエッチを生ずるという
ことは無くなるものであろう 〔実癩例〕 以下にこの発明を高周波高出力トランジスタに適用した
場合の製造方法の一実楕例を１！１図（ａ）なｈし第１
図（ωりこ従い説明する。
まず、半導体基板（１１−主面上全面に酸化膜１３＋を
形成した後番ここの酸化膜（３）全エツチングしてコン
タクトホール（４１ヲ形成し、このコンタクトホール（
４目ご拡散層（５）を形成し、史にコンタクトホール（
４）を埋めるようにして白金シリサイド膜（６）ｆ選択
的に彫峻する。次にこの白金シリサイド膜（６）上を含
む半導体基板（１１−主面上全面ｌこチタンタングステ
ンからなるバリアメタル薄膜（７ａ）を形成、更にスパ
ッタ蒸着装置によって金の蒸着金属薄−膜（８ａ）を形
成して′＃ＩＪ１図（ａ）に示すようなものを得る。次
にこの蒸着金属薄膜（８ａ）を４３ｏ〔°Ｃ〕の窒素ガ
ス雰囲気でシンターして第１図（ｂ）に示すようなシン
ターした蒸着金属薄膜（１２ａ）ｉ得る。その後、この
シンターしたＨＭ金属Ｉｖ膜（ユ２ａ）上全面ｌこレジ
スト（ｌｌａ）を塗布し、マスク合せ全行い現像して第
１図（ｃ）に示すようなレジストα］）全得る。更にこ
のレジストαＢヲ利用してこのレジスト（１１）の間に
メンキ法によりメッキ金を成長させその後レジストα１
）全除去して第１図（ａ）に示すような金属厚膜（９１
を形成する。次にこのメッキ金属厚膜（９１ヲマスクと
してシンターした蒸着金属薄ＨＤｚａ） ？ ｘ ７チ
７’ｆＬ。
形成した後番ここの酸化膜（３）全エツチングしてコン
タクトホール（４１ヲ形成し、このコンタクトホール（
４目ご拡散層（５）を形成し、史にコンタクトホール（
４）を埋めるようにして白金シリサイド膜（６）ｆ選択
的に彫峻する。次にこの白金シリサイド膜（６）上を含
む半導体基板（１１−主面上全面ｌこチタンタングステ
ンからなるバリアメタル薄膜（７ａ）を形成、更にスパ
ッタ蒸着装置によって金の蒸着金属薄−膜（８ａ）を形
成して′＃ＩＪ１図（ａ）に示すようなものを得る。次
にこの蒸着金属薄膜（８ａ）を４３ｏ〔°Ｃ〕の窒素ガ
ス雰囲気でシンターして第１図（ｂ）に示すようなシン
ターした蒸着金属薄膜（１２ａ）ｉ得る。その後、この
シンターしたＨＭ金属Ｉｖ膜（ユ２ａ）上全面ｌこレジ
スト（ｌｌａ）を塗布し、マスク合せ全行い現像して第
１図（ｃ）に示すようなレジストα］）全得る。更にこ
のレジストαＢヲ利用してこのレジスト（１１）の間に
メンキ法によりメッキ金を成長させその後レジストα１
）全除去して第１図（ａ）に示すような金属厚膜（９１
を形成する。次にこのメッキ金属厚膜（９１ヲマスクと
してシンターした蒸着金属薄ＨＤｚａ） ？ ｘ ７チ
７’ｆＬ。
〔第１図（ｅ）〕、更にバリアメタル薄Ｉｌり（７）を
エツチングした後〔第１図（ｆ） １−最後にガラスコ
ート（１０）をメッキ金属厚膜（９）及び酸化膜＋３１
上の半導体主面全面に形成して第１図（ｇ）に示すよう
な半導体装置を得るものである。
エツチングした後〔第１図（ｆ） １−最後にガラスコ
ート（１０）をメッキ金属厚膜（９）及び酸化膜＋３１
上の半導体主面全面に形成して第１図（ｇ）に示すよう
な半導体装置を得るものである。
上記のような半導体装置の製造方法によハば、蒸着金属
薄膜（８ａ）を不活性気体中でシンター１．たので、シ
ンターした蒸着金属（１２ａ）のエツチング速度がメッ
キ金属（９１のエツチング速度にはぼ等しくなり、メッ
キ金属厚膜（９）をマスクとして上記シンターした蒸着
金属薄膜（１２ａ） ｆエツチングしてもサイドエッチ
が生じることはほとんどすく、従って上２実施例のよう
な高同波高出力トランジスタにおいて、その特性向上の
理由からコンタクトホール（４）間の間隔を狭くしよう
とする場合においては、電極に浮きを生じさせない範囲
で、従来よりも狭くすることが可能となるものである。
薄膜（８ａ）を不活性気体中でシンター１．たので、シ
ンターした蒸着金属（１２ａ）のエツチング速度がメッ
キ金属（９１のエツチング速度にはぼ等しくなり、メッ
キ金属厚膜（９）をマスクとして上記シンターした蒸着
金属薄膜（１２ａ） ｆエツチングしてもサイドエッチ
が生じることはほとんどすく、従って上２実施例のよう
な高同波高出力トランジスタにおいて、その特性向上の
理由からコンタクトホール（４）間の間隔を狭くしよう
とする場合においては、電極に浮きを生じさせない範囲
で、従来よりも狭くすることが可能となるものである。
なお、上記実Ｓ例りごおいては、蒸着金属薄膜（Ｓａ）
＊窒素ガス雰囲気中でシンターしたが、アルゴン等の
他の不活性ガス雰囲気中でシンターしてもよく、史にそ
の温度か約２ｏｏＣ”ＣＪから５ｏｏ〔’Ｃ）未満程度
の温ＩＷであわば、メッキ金属厚膜（９１のエツチング
速度に最も近いエツチング速度をもつ蒸着金属薄膜（１
２ａ）が得らハるものである。
＊窒素ガス雰囲気中でシンターしたが、アルゴン等の
他の不活性ガス雰囲気中でシンターしてもよく、史にそ
の温度か約２ｏｏＣ”ＣＪから５ｏｏ〔’Ｃ）未満程度
の温ＩＷであわば、メッキ金属厚膜（９１のエツチング
速度に最も近いエツチング速度をもつ蒸着金属薄膜（１
２ａ）が得らハるものである。
ま１こ、上♂実施例においては、高周波高出力トランジ
スタにこの発明を適用したが、蒸着金属薄膜上に；この
蒸着金属薄膜と同一材料よりなるメッキ金属厚膜を形成
するような半導体装置にもこの発明が適用できることに
言うまでもない。
スタにこの発明を適用したが、蒸着金属薄膜上に；この
蒸着金属薄膜と同一材料よりなるメッキ金属厚膜を形成
するような半導体装置にもこの発明が適用できることに
言うまでもない。
〔発明の効果〕
この発明は以上説明し１こように、蒸着金属薄膜を不活
性気体中でシンターしたので、蒸着金属のエツチング速
度が、メッキ金属のエツチング速度Ｓこほぼ等しくなり
、メッキ金属厚膜をマスクとして上記シンターしに蒸着
金属薄膜をエンチングする際にサイドエッチが生じるこ
とはないから、蒸着金属７１！薄膜が浮くという現象が
生じることばなく、信頼性上問題のない半導体装置か得
らハるという効果がある。
性気体中でシンターしたので、蒸着金属のエツチング速
度が、メッキ金属のエツチング速度Ｓこほぼ等しくなり
、メッキ金属厚膜をマスクとして上記シンターしに蒸着
金属薄膜をエンチングする際にサイドエッチが生じるこ
とはないから、蒸着金属７１！薄膜が浮くという現象が
生じることばなく、信頼性上問題のない半導体装置か得
らハるという効果がある。
第１図（ａ）〜（ｇｌ ’にの発明の一実施例全高周波
高出力トランジスタ５こ適用１，１こ場合１ｅ製造工稈
順を示す半導体装置の断面図、ｇＩ、２図（ａ）〜（ｆ
ｌは従来の高周波高出力トランジスタの製造方法を製造
工程順に示す半導体装置の断面図である。 図Ｃごおいて、（ｌＩけ半導体基板、（８）げ蒸着金Ｔ
Ｒ薄膜、（９）にメッキ金属厚膜、（イ）はシンターシ
タ蒸着金属薄１麻である。 なお、各図中、同一符号は同一またげ相当部分を示すも
のである。 代献 大岩増准 第１図 第１図 （ｅ） （チ） （Ｊ） 第２図
高出力トランジスタ５こ適用１，１こ場合１ｅ製造工稈
順を示す半導体装置の断面図、ｇＩ、２図（ａ）〜（ｆ
ｌは従来の高周波高出力トランジスタの製造方法を製造
工程順に示す半導体装置の断面図である。 図Ｃごおいて、（ｌＩけ半導体基板、（８）げ蒸着金Ｔ
Ｒ薄膜、（９）にメッキ金属厚膜、（イ）はシンターシ
タ蒸着金属薄１麻である。 なお、各図中、同一符号は同一またげ相当部分を示すも
のである。 代献 大岩増准 第１図 第１図 （ｅ） （チ） （Ｊ） 第２図
Claims (2)
- （１）半導体基板の一主面上に蒸着金属薄膜を形成する
工程と、この蒸着金属薄膜を不活性気体中でシンターす
る工程と、このシンターした蒸着金属薄膜上にこの蒸着
全属薄膜と同一材料よりなるメッキ金属厚膜を選択的に
形成する工程と、このメッキ金属厚膜をマスクとして上
記シンターした蒸着金属薄膜をエツチングする工程とを
備えたことを特徴とする半導体装置の製造方法。 - （２）蒸着金属薄膜及びメッキ金属厚膜は金よりなるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190736A JPS6248048A (ja) | 1985-08-27 | 1985-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190736A JPS6248048A (ja) | 1985-08-27 | 1985-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6248048A true JPS6248048A (ja) | 1987-03-02 |
Family
ID=16262919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190736A Pending JPS6248048A (ja) | 1985-08-27 | 1985-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105717U (ja) * | 1987-12-30 | 1989-07-17 | ||
| US5387548A (en) * | 1992-06-22 | 1995-02-07 | Motorola, Inc. | Method of forming an etched ohmic contact |
-
1985
- 1985-08-27 JP JP60190736A patent/JPS6248048A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105717U (ja) * | 1987-12-30 | 1989-07-17 | ||
| JPH0523772Y2 (ja) * | 1987-12-30 | 1993-06-17 | ||
| US5387548A (en) * | 1992-06-22 | 1995-02-07 | Motorola, Inc. | Method of forming an etched ohmic contact |
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