JPS6245702B2 - - Google Patents
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- JPS6245702B2 JPS6245702B2 JP54007078A JP707879A JPS6245702B2 JP S6245702 B2 JPS6245702 B2 JP S6245702B2 JP 54007078 A JP54007078 A JP 54007078A JP 707879 A JP707879 A JP 707879A JP S6245702 B2 JPS6245702 B2 JP S6245702B2
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- 239000000758 substrate Substances 0.000 claims description 16
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
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- 238000000034 method Methods 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、半導体装置に関し、特に複数の抵
抗層を半導体基板の厚さ方向に配置することによ
つて所定の面積内で種々の抵抗値が実現できるよ
うにしたものに関するものである。
抗層を半導体基板の厚さ方向に配置することによ
つて所定の面積内で種々の抵抗値が実現できるよ
うにしたものに関するものである。
従来、IC等においては、数10Ω〜数100Ωの低
抵抗を得るために第１図に示すような半導体抵抗
装置が広く用いられている。第１図において、１
はP-型シリコン半導体基板、２はＰ型分離層、
３はシリコンオキサイドからなる分離層、４はＮ
型抵抗層、５はシリコンオキサイドからなるパツ
シベーシヨン膜、６及び７は抵抗層４の両端に接
続された一対の電極層である。
抵抗を得るために第１図に示すような半導体抵抗
装置が広く用いられている。第１図において、１
はP-型シリコン半導体基板、２はＰ型分離層、
３はシリコンオキサイドからなる分離層、４はＮ
型抵抗層、５はシリコンオキサイドからなるパツ
シベーシヨン膜、６及び７は抵抗層４の両端に接
続された一対の電極層である。
しかしながら、かかる構成の従来装置には、抵
抗層４のシート抵抗を一定とした場合にその抵抗
値が平面パターンで決まるようになつているた
め、(1)抵抗値を変更するたびに端子としての電極
の取付位置を変更しなければならないこと、(2)抵
抗値が数100Ω程度になると、抵抗層４の占める
面積が相当大きくなり、高密度集積化が妨げられ
ること、(3)低抵抗値を実現するためには複数の抵
抗層を平面的に並置し且つ並列接続する必要があ
り、高密度集積化が妨げられることなどの欠点が
ある。
抗層４のシート抵抗を一定とした場合にその抵抗
値が平面パターンで決まるようになつているた
め、(1)抵抗値を変更するたびに端子としての電極
の取付位置を変更しなければならないこと、(2)抵
抗値が数100Ω程度になると、抵抗層４の占める
面積が相当大きくなり、高密度集積化が妨げられ
ること、(3)低抵抗値を実現するためには複数の抵
抗層を平面的に並置し且つ並列接続する必要があ
り、高密度集積化が妨げられることなどの欠点が
ある。
この発明の目的は、これらの欠点をなくした改
良された半導体装置を提供することにある。
良された半導体装置を提供することにある。
この発明による半導体装置は、複数の抵抗層を
基板の平面方向ではなく、厚さ方向に配置し、直
列又は並列接続して用いるようにしたことを特徴
とするものであり、以下、添付図面に示す実施例
について詳述する。
基板の平面方向ではなく、厚さ方向に配置し、直
列又は並列接続して用いるようにしたことを特徴
とするものであり、以下、添付図面に示す実施例
について詳述する。
第２図及び第３図は、この発明の一実施例によ
る比較的大きい抵抗値の半導体抵抗装置を示すも
ので、第２図は、第３図の−線に沿う断面に
対応している。これらの図において、１０はP-
型シリコンからなる半導体基板、１２はN+型の
第１の抵抗層、１６は抵抗層１２を他の素子領域
から分離するためのＰ型分離層、１６Ａは抵抗層
間を分離すべく分離層１６と一体に形成されたＰ
型分離層、２０はシリコンオキサイドからなる素
子間分離層、２０Ａは抵抗層間を分離すべく分離
層２０と同時の酸化処理で形成されたシリコンオ
キサイドからなる分離層、２２は第１抵抗層１２
上にＰ型分離層１６Ａを介して配置されたＮ型の
第２の抵抗層、２４ａは第１及び第２の抵抗層１
２及び２２の各一端を相互接続するように形成さ
れたN+型の第１の接続領域、２４ｂは第１の抵
抗層１２の他端を基板表面に導出すべく形成され
たN+型の第２の接続領域、３０はシリコンオキ
サイド等からなるパツシベーシヨン膜、３２は第
２の抵抗層２２の他端に接続された第１の電極
層、３４は第２の接続領域２４ｂに接続された第
２の電極層である。
る比較的大きい抵抗値の半導体抵抗装置を示すも
ので、第２図は、第３図の−線に沿う断面に
対応している。これらの図において、１０はP-
型シリコンからなる半導体基板、１２はN+型の
第１の抵抗層、１６は抵抗層１２を他の素子領域
から分離するためのＰ型分離層、１６Ａは抵抗層
間を分離すべく分離層１６と一体に形成されたＰ
型分離層、２０はシリコンオキサイドからなる素
子間分離層、２０Ａは抵抗層間を分離すべく分離
層２０と同時の酸化処理で形成されたシリコンオ
キサイドからなる分離層、２２は第１抵抗層１２
上にＰ型分離層１６Ａを介して配置されたＮ型の
第２の抵抗層、２４ａは第１及び第２の抵抗層１
２及び２２の各一端を相互接続するように形成さ
れたN+型の第１の接続領域、２４ｂは第１の抵
抗層１２の他端を基板表面に導出すべく形成され
たN+型の第２の接続領域、３０はシリコンオキ
サイド等からなるパツシベーシヨン膜、３２は第
２の抵抗層２２の他端に接続された第１の電極
層、３４は第２の接続領域２４ｂに接続された第
２の電極層である。
上記構成の半導体抵抗装置によれば、第１及び
第２の電極層３２及び３４の間に、第２抵抗層２
２、第１接続領域２４ａ、第１抵抗層１２及び第
２接続領域２４ｂを含む直列抵抗路が形成される
ことになり、この直列抵抗路は、第１の抵抗層１
２の抵抗値と、第２の抵抗層２２の抵抗値との和
に対応した比較的大きな抵抗値を有するようにな
る。なお、電極層２４ａ及び２４ｂ間の直列抵抗
路の抵抗値は、抵抗層１２及び／又は２２の不純
物濃度を変えることにより適宜可変設定できるも
のであり、例えば抵抗層１２，２２を前者をＮ
型、後者をN+型にしたり、共にN+型にしたり、
共にＮ型又はN-型にしたりすることができる。
第２の電極層３２及び３４の間に、第２抵抗層２
２、第１接続領域２４ａ、第１抵抗層１２及び第
２接続領域２４ｂを含む直列抵抗路が形成される
ことになり、この直列抵抗路は、第１の抵抗層１
２の抵抗値と、第２の抵抗層２２の抵抗値との和
に対応した比較的大きな抵抗値を有するようにな
る。なお、電極層２４ａ及び２４ｂ間の直列抵抗
路の抵抗値は、抵抗層１２及び／又は２２の不純
物濃度を変えることにより適宜可変設定できるも
のであり、例えば抵抗層１２，２２を前者をＮ
型、後者をN+型にしたり、共にN+型にしたり、
共にＮ型又はN-型にしたりすることができる。
次に、第４図を参照してこの発明の他の実施例
を説明する。第４図の半導体抵抗装置は比較的小
さい抵抗値を得るのに好適なもので、第３図にお
けると同様な部分には同様な符号を付してある。
第４図の装置の特徴とするところは、第１の抵抗
層１２の一端と第２の抵抗層２２の一端とを第１
の接続領域２４ａで相互接続すると共に、第１の
抵抗層１２の他端と第２の抵抗層２２の他端とを
第２の接続領域２４ｂで相互接続した点にある。
を説明する。第４図の半導体抵抗装置は比較的小
さい抵抗値を得るのに好適なもので、第３図にお
けると同様な部分には同様な符号を付してある。
第４図の装置の特徴とするところは、第１の抵抗
層１２の一端と第２の抵抗層２２の一端とを第１
の接続領域２４ａで相互接続すると共に、第１の
抵抗層１２の他端と第２の抵抗層２２の他端とを
第２の接続領域２４ｂで相互接続した点にある。
このような構成によれば、電極層３２及び３４
間には抵抗層１２及び２２の並列抵抗路が形成さ
れることになり、この並列抵抗路の抵抗値は抵抗
層１２及び２２の並列合成抵抗値に対応した比較
的小さい値になる。この場合の並列抵抗値も抵抗
層１２及び／又は２２の不純物濃度を変えること
により適宜可変設定できることは勿論である。
間には抵抗層１２及び２２の並列抵抗路が形成さ
れることになり、この並列抵抗路の抵抗値は抵抗
層１２及び２２の並列合成抵抗値に対応した比較
的小さい値になる。この場合の並列抵抗値も抵抗
層１２及び／又は２２の不純物濃度を変えること
により適宜可変設定できることは勿論である。
上記した各実施例の半導体抵抗装置は種々の方
法で製作できるものであるが、ここでは一例とし
てバイポーラICの製作過程との関連で第３図の
装置の製造法を第５図について説明する。第５図
の一連の工程(a)〜(e)は次の通りである。
法で製作できるものであるが、ここでは一例とし
てバイポーラICの製作過程との関連で第３図の
装置の製造法を第５図について説明する。第５図
の一連の工程(a)〜(e)は次の通りである。
(a) P-型シリコン基板１０の表面に適当なドナ
ー不純物を選択拡散してN+型領域１２，１４
を形成する。
ー不純物を選択拡散してN+型領域１２，１４
を形成する。
(b) 適当なアクセプタ不純物を第６図に示すよう
な平面パターンで選択的に基板表面に打込むこ
とによりＰ型分離層１６及び１６Ａを一体的に
形成し、次に公知のエピタキシヤル成長法によ
りN+型領域１２，１４及びＰ型層１６，１６
Ａをおおうように基板表面にＮ型シリコン層１
８を形成する。このエピタキシヤル成長処理に
よりN+型領域１２は第１の抵抗層となり、N+
型領域１４はバイポーラトランジスタのコレク
タ埋込層となる。
な平面パターンで選択的に基板表面に打込むこ
とによりＰ型分離層１６及び１６Ａを一体的に
形成し、次に公知のエピタキシヤル成長法によ
りN+型領域１２，１４及びＰ型層１６，１６
Ａをおおうように基板表面にＮ型シリコン層１
８を形成する。このエピタキシヤル成長処理に
よりN+型領域１２は第１の抵抗層となり、N+
型領域１４はバイポーラトランジスタのコレク
タ埋込層となる。
(c) 基板表面に選択酸化処理を施すことによりシ
リコンオキサイドからなる分離層２０及び２０
Ａを形成する。なお、第４図の装置を製作する
場合には、分離層２０Ａは不要である。選択酸
化処理の結果、Ｎ型シリコン層１８は、Ｎ型領
域１８ａ，１８ｂ，１８ｃに区分される。この
後、Ｎ型領域１８ａの、Ｐ型分離層１６Ａ上に
位置する部分に選択的にドナー不純物イオンを
打込んでそのシート抵抗値を調整し、第２の抵
抗層２２を形成する。
リコンオキサイドからなる分離層２０及び２０
Ａを形成する。なお、第４図の装置を製作する
場合には、分離層２０Ａは不要である。選択酸
化処理の結果、Ｎ型シリコン層１８は、Ｎ型領
域１８ａ，１８ｂ，１８ｃに区分される。この
後、Ｎ型領域１８ａの、Ｐ型分離層１６Ａ上に
位置する部分に選択的にドナー不純物イオンを
打込んでそのシート抵抗値を調整し、第２の抵
抗層２２を形成する。
(d) 適当なドナー不純物をＮ型領域１８ａ，１８
ｂ，１８ｃにそれぞれ選択拡散してN+型接続
領域２４ａ，２４ｂ，２４ｃをそれぞれ形成す
る。接続領域２４ａは第１の抵抗層１２の一端
と第２の抵抗層２２の一端とを相互接続するた
めのものであり、接続領域２４ｂは第１の抵抗
層１２の他端を基板表面に導出して対応する電
極に接続するためのものであり、接続領域２４
ｃはコレクタ埋込層１４を基板表面に導出して
コレクタ電極に接続するためのものである。
ｂ，１８ｃにそれぞれ選択拡散してN+型接続
領域２４ａ，２４ｂ，２４ｃをそれぞれ形成す
る。接続領域２４ａは第１の抵抗層１２の一端
と第２の抵抗層２２の一端とを相互接続するた
めのものであり、接続領域２４ｂは第１の抵抗
層１２の他端を基板表面に導出して対応する電
極に接続するためのものであり、接続領域２４
ｃはコレクタ埋込層１４を基板表面に導出して
コレクタ電極に接続するためのものである。
(e) 選択的イオン打込み処理によりＰ型ベース領
域２６をＮ型領域１８ｃ内に形成した後、選択
的拡散処理によりN+型エミツタ領域２８をＰ
型ベース領域内に形成する。この後は、基板表
面に形成された図示しないシリコンオキサイド
等からなるパツシベーシヨン膜上に電極ないし
配線層を形成し、ICを完成させる。
域２６をＮ型領域１８ｃ内に形成した後、選択
的拡散処理によりN+型エミツタ領域２８をＰ
型ベース領域内に形成する。この後は、基板表
面に形成された図示しないシリコンオキサイド
等からなるパツシベーシヨン膜上に電極ないし
配線層を形成し、ICを完成させる。
なお、上記実施例の説明では、抵抗層の数が２
つの場合を例示したが、これは２つ以上の複数層
設けてもよいことは勿論である。
つの場合を例示したが、これは２つ以上の複数層
設けてもよいことは勿論である。
以上のように、この発明による半導体抵抗装置
は、半導体基板の厚さ方向に複数の抵抗層を配置
するようにしたので、例えば一方の抵抗層２２の
シート抵抗を一定にした場合でも他方の抵抗層１
２のシート抵抗を変えることにより種々の抵抗値
を得ることができ、従来のように抵抗値を変更す
るたびに電極取付位置を変更する必要はない。す
なわち、このことは、抵抗値の大小にかかわら
ず、電極間隔を一定にできることを意味し、抵抗
を含むICを自動機でレイアウトするのを可能に
するものである。また、この発明の半導体抵抗装
置によれば、一定の占有面積内で接続を変更する
だけで高抵抗から低抵抗まで種々の抵抗を得るこ
とができ、高密度集積化を達成する上で極めて有
益である。例えば、第２図の直列型装置では、従
来装置と同一面積でその２倍の抵抗値を得ること
は容易であり、また、第４図の直列型装置では従
来装置と同一面積でその半分の抵抗値を得ること
は容易である。
は、半導体基板の厚さ方向に複数の抵抗層を配置
するようにしたので、例えば一方の抵抗層２２の
シート抵抗を一定にした場合でも他方の抵抗層１
２のシート抵抗を変えることにより種々の抵抗値
を得ることができ、従来のように抵抗値を変更す
るたびに電極取付位置を変更する必要はない。す
なわち、このことは、抵抗値の大小にかかわら
ず、電極間隔を一定にできることを意味し、抵抗
を含むICを自動機でレイアウトするのを可能に
するものである。また、この発明の半導体抵抗装
置によれば、一定の占有面積内で接続を変更する
だけで高抵抗から低抵抗まで種々の抵抗を得るこ
とができ、高密度集積化を達成する上で極めて有
益である。例えば、第２図の直列型装置では、従
来装置と同一面積でその２倍の抵抗値を得ること
は容易であり、また、第４図の直列型装置では従
来装置と同一面積でその半分の抵抗値を得ること
は容易である。
第１図は、従来の半導体抵抗装置を示す断面
図、第２図は、この発明の一実施例による比較的
大きい抵抗値の半導体抵抗装置を示す断面図、第
３図は、その−線断面が第２図に示されてい
る装置の概略平面図、第４図は、この発明の他の
実施例による比較的小さい抵抗値の半導体抵抗装
置を示す断面図、第５図ａ〜ｅは、第３図の装置
を含むICの製造過程を示す基板断面図、第６図
は、第５図の工程(b)におけるＰ型領域形成パター
ンを示す平面図である。 １０……半導体基板、１２……第１の抵抗層、
１６Ａ……分離層、２２……第２の抵抗層、２４
ａ，２４ｂ……接続領域、３２，３４……電極
層。
図、第２図は、この発明の一実施例による比較的
大きい抵抗値の半導体抵抗装置を示す断面図、第
３図は、その−線断面が第２図に示されてい
る装置の概略平面図、第４図は、この発明の他の
実施例による比較的小さい抵抗値の半導体抵抗装
置を示す断面図、第５図ａ〜ｅは、第３図の装置
を含むICの製造過程を示す基板断面図、第６図
は、第５図の工程(b)におけるＰ型領域形成パター
ンを示す平面図である。 １０……半導体基板、１２……第１の抵抗層、
１６Ａ……分離層、２２……第２の抵抗層、２４
ａ，２４ｂ……接続領域、３２，３４……電極
層。
Claims (1)
- １ 第１導電型の半導体基板と、この半導体基板
表面に選択的に形成される第２導電型の第１の抵
抗領域と、前記第１の抵抗領域表面に選択的に形
成される第１導電型の分離領域と、前記第１の抵
抗領域及び分離領域上に形成される第２導電型の
半導体層と、前記分離領域上の前記半導体層の部
分に第２導電型の不純物を導入することにより形
成される第２導電型の第２の抵抗領域と、前記第
１と第２の抵抗領域を接続するように前記半導体
層内に形成される第２導電型の接続領域とを有
し、前記接続領域により前記第１の抵抗領域と第
２の抵抗領域とが直列に又は並列に接続されるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP707879A JPS5599758A (en) | 1979-01-26 | 1979-01-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP707879A JPS5599758A (en) | 1979-01-26 | 1979-01-26 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5599758A JPS5599758A (en) | 1980-07-30 |
| JPS6245702B2 true JPS6245702B2 (ja) | 1987-09-28 |
Family
ID=11656040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP707879A Granted JPS5599758A (en) | 1979-01-26 | 1979-01-26 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5599758A (ja) |
-
1979
- 1979-01-26 JP JP707879A patent/JPS5599758A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5599758A (en) | 1980-07-30 |
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