JP2705155B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2705155B2 JP2705155B2 JP29161088A JP29161088A JP2705155B2 JP 2705155 B2 JP2705155 B2 JP 2705155B2 JP 29161088 A JP29161088 A JP 29161088A JP 29161088 A JP29161088 A JP 29161088A JP 2705155 B2 JP2705155 B2 JP 2705155B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高精度の半導体抵抗素子を有するモノリシッ
ク半導体集積回路装置に関し、特に半導体集積回路装置
中にて要求される抵抗値精度が実現できたか否かの検証
の容易な半導体抵抗素子を有する半導体集積回路装置に
関する。
ク半導体集積回路装置に関し、特に半導体集積回路装置
中にて要求される抵抗値精度が実現できたか否かの検証
の容易な半導体抵抗素子を有する半導体集積回路装置に
関する。
従来のこの種の半導体集積回路装置に形成される半導
体抵抗素子を図面を参照して説明する。第４図（Ａ）は
従来の半導体抵抗素子の一例を示す製造工程途中の平面
図、第４図（Ｂ）は第４図（Ａ）のIV−IV′線における
断面図である。図において、１はＰ導電型シリコン基板
であり、その表面にトランジスタ，抵抗等の機能素子領
域２を区画する6000Å〜10000Åの二酸化シリコン膜３
が公知の選択酸化法により構成される。４は、機能素子
領域２に選択的に燐，砒素等のＮ導電不純物をイオン注
入法により導入するためのフォトレジスト等のマスク層
である。このマスク層４は二酸化シリコン膜３上に選択
形成され、従って、二酸化シリコン膜３によるパターン
形状で決定されるＮ導電型拡散層抵抗５が形成される。
体抵抗素子を図面を参照して説明する。第４図（Ａ）は
従来の半導体抵抗素子の一例を示す製造工程途中の平面
図、第４図（Ｂ）は第４図（Ａ）のIV−IV′線における
断面図である。図において、１はＰ導電型シリコン基板
であり、その表面にトランジスタ，抵抗等の機能素子領
域２を区画する6000Å〜10000Åの二酸化シリコン膜３
が公知の選択酸化法により構成される。４は、機能素子
領域２に選択的に燐，砒素等のＮ導電不純物をイオン注
入法により導入するためのフォトレジスト等のマスク層
である。このマスク層４は二酸化シリコン膜３上に選択
形成され、従って、二酸化シリコン膜３によるパターン
形状で決定されるＮ導電型拡散層抵抗５が形成される。
又、第５図（Ａ）は他の従来例を示す平面図、第５図
（Ｂ）は第５図（Ａ）のＶ−Ｖ′線における断面図であ
る。前述の従来例と異なり、この例では、耐イオン注入
マスク層４は、機能素子領域２上でパターニングされ、
従って、二酸化シリコン膜３の形状には依存せず、マス
ク層４によるパターン形状で決定されるＮ導電型拡散抵
抗５が形成される。
（Ｂ）は第５図（Ａ）のＶ−Ｖ′線における断面図であ
る。前述の従来例と異なり、この例では、耐イオン注入
マスク層４は、機能素子領域２上でパターニングされ、
従って、二酸化シリコン膜３の形状には依存せず、マス
ク層４によるパターン形状で決定されるＮ導電型拡散抵
抗５が形成される。
次に、上述した従来の半導体集積回路装置に形成され
る半導体抵抗素子につき、その欠点を述べる。半導体集
積回路装置中に形成される半導体抵抗素子として必要な
特性は主としてその抵抗値が絶対値として精度が確保さ
れていることであり、又、相対値として精度が確保され
ていることである。
る半導体抵抗素子につき、その欠点を述べる。半導体集
積回路装置中に形成される半導体抵抗素子として必要な
特性は主としてその抵抗値が絶対値として精度が確保さ
れていることであり、又、相対値として精度が確保され
ていることである。
相対精度に関しては、半導体抵抗素子は同一形状の抵
抗を複数本用意し、その直列接続又は並列接続を行なう
ことにより比精度は比較的容易に達成できる。同一形状
の抵抗を複数本用意するという点では、第４図（Ａ），
（Ｂ）に示した例と、第５図（Ａ），（Ｂ）に示した例
とでは本質的に差異はない。
抗を複数本用意し、その直列接続又は並列接続を行なう
ことにより比精度は比較的容易に達成できる。同一形状
の抵抗を複数本用意するという点では、第４図（Ａ），
（Ｂ）に示した例と、第５図（Ａ），（Ｂ）に示した例
とでは本質的に差異はない。
一方、絶対精度を問題とする場合、前者より後者の方
が有利となる。即ち、前者では、製造工程に起因するば
らつき要素は、機能素子領域２を定めるためのフォトリ
ソグラフィ工程、このフォトリソグラフィ工程を利用し
ての選択エッチング工程、及び選択酸化工程、更に、Ｎ
導電不純物を導入するイオン注入工程のそれぞれで発生
するのに対し、後者では耐イオン注入マスク４を形成す
るフォトリソグラフィ工程、Ｎ導電不純物を導入するイ
オン注入工程で発生する。このばらつき要素の数の差に
より、後者の方が絶対精度をより確保することが可能と
なる。
が有利となる。即ち、前者では、製造工程に起因するば
らつき要素は、機能素子領域２を定めるためのフォトリ
ソグラフィ工程、このフォトリソグラフィ工程を利用し
ての選択エッチング工程、及び選択酸化工程、更に、Ｎ
導電不純物を導入するイオン注入工程のそれぞれで発生
するのに対し、後者では耐イオン注入マスク４を形成す
るフォトリソグラフィ工程、Ｎ導電不純物を導入するイ
オン注入工程で発生する。このばらつき要素の数の差に
より、後者の方が絶対精度をより確保することが可能と
なる。
後者における欠点は、抵抗素子の形状を決定している
耐イオン注入マスク４が、イオン注入後は除去され、そ
の後の製造工程中、あるいは製造工程終了後に外観上は
製造工程の良否を判定できなくなる点にある。従って製
造工程時に不具合が発生した場合にも、不具合の発見が
回路機能の特性選別の工程になり、製造工程への製造条
件の見直し要請の連絡が遅れるという欠点がある。製造
工程中における絶対精度に影響する不具合の原因として
は、耐イオン注入マスク４のパターンの細り又は太り、
及び耐イオン注入マスクの位置合わせずれ、及び抵抗素
子形成時のイオン注入工程時の注入エネルギー，注入量
の過不足が考えられるが、通常、抵抗値のモニター素子
からは抵抗値のずれが観測できるのみであり、原因の追
求が困難であるという欠点がある。
耐イオン注入マスク４が、イオン注入後は除去され、そ
の後の製造工程中、あるいは製造工程終了後に外観上は
製造工程の良否を判定できなくなる点にある。従って製
造工程時に不具合が発生した場合にも、不具合の発見が
回路機能の特性選別の工程になり、製造工程への製造条
件の見直し要請の連絡が遅れるという欠点がある。製造
工程中における絶対精度に影響する不具合の原因として
は、耐イオン注入マスク４のパターンの細り又は太り、
及び耐イオン注入マスクの位置合わせずれ、及び抵抗素
子形成時のイオン注入工程時の注入エネルギー，注入量
の過不足が考えられるが、通常、抵抗値のモニター素子
からは抵抗値のずれが観測できるのみであり、原因の追
求が困難であるという欠点がある。
本発明の半導体集積回路は、第１導電型の半導体基体
の一主面に第１または第２導電型の不純物領域で囲まれ
た第１および第２の領域と、前記第１の領域内に形成さ
れ半導体集積回路装置の回路素子として動作する第１の
半導体抵抗素子と、前記第２の領域に形成され製造条件
の良否を判定するための第２の半導体抵抗素子とを有
し、前記第１および第２の半導体素子はそれぞれ前記第
２導電型の第３の領域と、前記第３の領域の両端に設け
られた前記第２導電型の第４および第５の領域とから構
成され、前記第２の半導体抵抗素子の前記第３、第４、
第５と前記第２の領域を囲む前記不純物領域との距離の
少なくとも１つが前記第１の半導体抵抗素子の前記第
３、第４、第５と前記第１の領域を囲む前記不純物領域
との距離よりも短い。
の一主面に第１または第２導電型の不純物領域で囲まれ
た第１および第２の領域と、前記第１の領域内に形成さ
れ半導体集積回路装置の回路素子として動作する第１の
半導体抵抗素子と、前記第２の領域に形成され製造条件
の良否を判定するための第２の半導体抵抗素子とを有
し、前記第１および第２の半導体素子はそれぞれ前記第
２導電型の第３の領域と、前記第３の領域の両端に設け
られた前記第２導電型の第４および第５の領域とから構
成され、前記第２の半導体抵抗素子の前記第３、第４、
第５と前記第２の領域を囲む前記不純物領域との距離の
少なくとも１つが前記第１の半導体抵抗素子の前記第
３、第４、第５と前記第１の領域を囲む前記不純物領域
との距離よりも短い。
次に、本発明について図面を参照して詳細に説明す
る。第１図（Ａ）乃至第１図（Ｃ）は、それぞれ本発明
の第１の実施例を説明するための、半導体抵抗素子の製
造工程途中に於ける平面図、第１図（ａ）のＩ−Ｉ′線
における断面図及び位置合せずれが大きい場合の第１図
（ａ）のＩ−Ｉ′線における断面図である。図において
１は第１の領域となるＰ導電型シリコン基板であり、そ
の表面に機能素子領域２を区画する二酸化シリコン膜３
が形成されている。又、二酸化シリコン膜３の下部には
一つの機能素子を他の機能素子と絶縁分離するための第
２の領域となるＰ導電型拡散層６が形成される。Ｐ導電
型拡散層６は例えば選択酸化にも先立ち、ボロンのイオ
ン注入100KeVのエネルギーで1.0E13〜3.0E13（E13は10
13を表す）のドーズ量で行なわれる。５は第３図の領域
となるＮ導電型拡散層であり、要求される抵抗値に応じ
て例えば燐のイオン注入で100KeV〜150KeVのエネルギー
で1.0E12〜5.0E12の注入量で、第１の領域の内側に形成
される。7,8はそれぞれ第4,第５の領域となるＮ導電型
拡散層であり、後工程で、この部分から配線電極の取り
出しを行なう。Ｎ導電型拡散層7,8は例えば砒素のイオ
ン注入で、70KeV5.0E15〜1.0E16のドーズ量で形成され
る。この実施例では、第２の領域となるＰ導電型拡散層
６と、第4,第５の領域となるＮ導電型拡散層7,8との距
離t1,t2が異なるよう構成される。例えばt1＝0.8μｍ
t2＝0.4μｍが選ばれる。従って、何の不具合もなく製
造工程が終了した場合には、第3,第4,第５の領域5,7,8
で形成される半導体抵抗素子の第4,第５の領域7,8にお
ける第１領域１とのPN接合耐圧は、それ自身による耐圧
が見えることになる。一方、第１図（Ｃ）に示す如く、
例えば第4,第５の領域を形成するためのマスク形成工程
で、位置合せ誤差が0.5μｍ生じた場合には、第４の領
域７におけるPN接合耐圧が前述の不具合のない状況と同
じになるのに対し、第５の領域では第２の領域６との接
触により、PN接合耐圧の低下が観測される。これは、位
置合せ誤差がなく、マスクパターンの細りが0.5μｍ生
じ、第4,第５の領域が大きくなる場合にも同様である。
従って、第１の実施例では、第４の領域での第１の領域
とのPN接合耐圧と、第５の領域での第１の領域とのPN接
合耐圧とを比較することにより、不具合の発生の有無が
検出できる。
る。第１図（Ａ）乃至第１図（Ｃ）は、それぞれ本発明
の第１の実施例を説明するための、半導体抵抗素子の製
造工程途中に於ける平面図、第１図（ａ）のＩ−Ｉ′線
における断面図及び位置合せずれが大きい場合の第１図
（ａ）のＩ−Ｉ′線における断面図である。図において
１は第１の領域となるＰ導電型シリコン基板であり、そ
の表面に機能素子領域２を区画する二酸化シリコン膜３
が形成されている。又、二酸化シリコン膜３の下部には
一つの機能素子を他の機能素子と絶縁分離するための第
２の領域となるＰ導電型拡散層６が形成される。Ｐ導電
型拡散層６は例えば選択酸化にも先立ち、ボロンのイオ
ン注入100KeVのエネルギーで1.0E13〜3.0E13（E13は10
13を表す）のドーズ量で行なわれる。５は第３図の領域
となるＮ導電型拡散層であり、要求される抵抗値に応じ
て例えば燐のイオン注入で100KeV〜150KeVのエネルギー
で1.0E12〜5.0E12の注入量で、第１の領域の内側に形成
される。7,8はそれぞれ第4,第５の領域となるＮ導電型
拡散層であり、後工程で、この部分から配線電極の取り
出しを行なう。Ｎ導電型拡散層7,8は例えば砒素のイオ
ン注入で、70KeV5.0E15〜1.0E16のドーズ量で形成され
る。この実施例では、第２の領域となるＰ導電型拡散層
６と、第4,第５の領域となるＮ導電型拡散層7,8との距
離t1,t2が異なるよう構成される。例えばt1＝0.8μｍ
t2＝0.4μｍが選ばれる。従って、何の不具合もなく製
造工程が終了した場合には、第3,第4,第５の領域5,7,8
で形成される半導体抵抗素子の第4,第５の領域7,8にお
ける第１領域１とのPN接合耐圧は、それ自身による耐圧
が見えることになる。一方、第１図（Ｃ）に示す如く、
例えば第4,第５の領域を形成するためのマスク形成工程
で、位置合せ誤差が0.5μｍ生じた場合には、第４の領
域７におけるPN接合耐圧が前述の不具合のない状況と同
じになるのに対し、第５の領域では第２の領域６との接
触により、PN接合耐圧の低下が観測される。これは、位
置合せ誤差がなく、マスクパターンの細りが0.5μｍ生
じ、第4,第５の領域が大きくなる場合にも同様である。
従って、第１の実施例では、第４の領域での第１の領域
とのPN接合耐圧と、第５の領域での第１の領域とのPN接
合耐圧とを比較することにより、不具合の発生の有無が
検出できる。
この実施例では、半導体集積回路装置中に接続されて
回路要素として動作する半導体抵抗素子（図示せず）の
第4,第５の領域における第２の領域との距離をともに前
述のt1と同じt0＝0.8μｍとし、製造条件の良否判定を
行なう半導体抵抗素子の第4,第５の領域における第２の
領域との距離を一方ではt1＝0.8μｍとし他方でt2＝0.4
μｍとすることで、一方では回路装置内の状況をモニタ
ーし、又他方では製造条件のマージンのモニターを可能
としている。第２図（Ａ）は本発明の第２の実施例を説
明するための半導体抵抗素子の製造工程途中における平
面図、第２図（Ｂ）は第２図（Ａ）のII−II′における
断面図である。図において、10はＰ導電型シリコン基板
であり、この基板上にＰ導電埋込み拡散層21、Ｎ導電埋
込拡散層22が形成され、第１の領域となるＮ導電型エピ
タキシャル層11が成長され、第２の領域となるＰ導電型
拡散層16が形成されている。Ｎ導電型エピタキシャル層
11は0.5〜数Ωcmの比抵抗を持ち、厚さ1.5μｍ〜数μｍ
の厚さに形成される。Ｐ導電型拡散層16は例えばイオン
注入法により100KeVのエネルギーでボロンを5.0E13〜2.
0E14の注入量で行ない、980℃〜1050℃の窒素雰囲気中
での熱処理により形成される。第３の領域となるＰ導電
型拡散層15は例えばバイポーラトランジスタの真性ベー
ス領域を形成する工程と同一の工程、即ち、30KeV〜50K
eVでの1.0E13〜1.0E14の注入量でのボロンのイオン注入
により形成され、又、第4,第５の領域となるＰ導電型拡
散層17,18は例えばベース電極の取り出し領域の形成工
程と同一の工程、即ち、50KeVのエネルギーでのボロン
の5.0E15〜1.0E16の注入量でのイオン注入により形成さ
れる。この第２の実施例では第４の領域17では第１の実
施例と同様に、低不純物濃度のＰ導電型拡散層15の一端
が高不純物濃度のＰ導電型拡散層17で囲まれ、Ｐ導電型
拡散層17の不具合を検出するのに対し、第５の領域18で
は低不純物濃度のＰ導電型拡散層19が高不純物濃度のＰ
導電拡散層18より大きくなっており、よって低不純物濃
度のＰ導電拡散層15及び19の不具合の検出を行なえるよ
う構成してある。本実施例では第２の領域16と第４の領
域17及び第５の領域19との距離t1,t2は共に4.0μｍとさ
れ、回路構成中に使用される抵抗素子部での4.5μｍよ
り小さく設定される。第２の実施例では、半導体抵抗素
子の一端、及び他端でのPN接合耐圧の測定により、異常
なく製造された場合のPN接合耐圧と比較して、別個の工
程での不具合を検出することが可能となる。
回路要素として動作する半導体抵抗素子（図示せず）の
第4,第５の領域における第２の領域との距離をともに前
述のt1と同じt0＝0.8μｍとし、製造条件の良否判定を
行なう半導体抵抗素子の第4,第５の領域における第２の
領域との距離を一方ではt1＝0.8μｍとし他方でt2＝0.4
μｍとすることで、一方では回路装置内の状況をモニタ
ーし、又他方では製造条件のマージンのモニターを可能
としている。第２図（Ａ）は本発明の第２の実施例を説
明するための半導体抵抗素子の製造工程途中における平
面図、第２図（Ｂ）は第２図（Ａ）のII−II′における
断面図である。図において、10はＰ導電型シリコン基板
であり、この基板上にＰ導電埋込み拡散層21、Ｎ導電埋
込拡散層22が形成され、第１の領域となるＮ導電型エピ
タキシャル層11が成長され、第２の領域となるＰ導電型
拡散層16が形成されている。Ｎ導電型エピタキシャル層
11は0.5〜数Ωcmの比抵抗を持ち、厚さ1.5μｍ〜数μｍ
の厚さに形成される。Ｐ導電型拡散層16は例えばイオン
注入法により100KeVのエネルギーでボロンを5.0E13〜2.
0E14の注入量で行ない、980℃〜1050℃の窒素雰囲気中
での熱処理により形成される。第３の領域となるＰ導電
型拡散層15は例えばバイポーラトランジスタの真性ベー
ス領域を形成する工程と同一の工程、即ち、30KeV〜50K
eVでの1.0E13〜1.0E14の注入量でのボロンのイオン注入
により形成され、又、第4,第５の領域となるＰ導電型拡
散層17,18は例えばベース電極の取り出し領域の形成工
程と同一の工程、即ち、50KeVのエネルギーでのボロン
の5.0E15〜1.0E16の注入量でのイオン注入により形成さ
れる。この第２の実施例では第４の領域17では第１の実
施例と同様に、低不純物濃度のＰ導電型拡散層15の一端
が高不純物濃度のＰ導電型拡散層17で囲まれ、Ｐ導電型
拡散層17の不具合を検出するのに対し、第５の領域18で
は低不純物濃度のＰ導電型拡散層19が高不純物濃度のＰ
導電拡散層18より大きくなっており、よって低不純物濃
度のＰ導電拡散層15及び19の不具合の検出を行なえるよ
う構成してある。本実施例では第２の領域16と第４の領
域17及び第５の領域19との距離t1,t2は共に4.0μｍとさ
れ、回路構成中に使用される抵抗素子部での4.5μｍよ
り小さく設定される。第２の実施例では、半導体抵抗素
子の一端、及び他端でのPN接合耐圧の測定により、異常
なく製造された場合のPN接合耐圧と比較して、別個の工
程での不具合を検出することが可能となる。
第３図（Ａ）は本発明の第３の実施例を説明するため
の半導体抵抗素子の製造工程途中における平面図、第３
図（Ｂ）は第３図（Ａ）のIII−III′線における断面図
である。図において、第3,第4,第５の領域となるＰ導電
型拡散層15,17,18は同一の製造工程で形成され、更に、
二酸化シリコン膜３の端部に沿って同一工程で第２の領
域となるＰ導電型拡散層23が第3,第4,第５の領域となる
Ｐ導電型拡散層15,17,18を囲んで形成される。又、Ｐ導
電型拡散層23は、第４の領域17で半導体抵抗素子と接続
が行なわれる。
の半導体抵抗素子の製造工程途中における平面図、第３
図（Ｂ）は第３図（Ａ）のIII−III′線における断面図
である。図において、第3,第4,第５の領域となるＰ導電
型拡散層15,17,18は同一の製造工程で形成され、更に、
二酸化シリコン膜３の端部に沿って同一工程で第２の領
域となるＰ導電型拡散層23が第3,第4,第５の領域となる
Ｐ導電型拡散層15,17,18を囲んで形成される。又、Ｐ導
電型拡散層23は、第４の領域17で半導体抵抗素子と接続
が行なわれる。
この実施例では、Ｐ導電型拡散層15,17,18及び23を形
成する工程でのパターン作製の細り又は太りの検出を目
的としている。前述の第1,第２の実施例がPN接合耐圧の
変化により製造条件をモニターするのに対し、本実施例
では、Ｐ導電型拡散層18と23との間のパンチスルー電圧
によりモニターを行なうものである。
成する工程でのパターン作製の細り又は太りの検出を目
的としている。前述の第1,第２の実施例がPN接合耐圧の
変化により製造条件をモニターするのに対し、本実施例
では、Ｐ導電型拡散層18と23との間のパンチスルー電圧
によりモニターを行なうものである。
以上詳細に説明したように本発明の半導体集積回路装
置は、回路要素の半導体抵抗素子以外に抵抗値管理を行
なう抵抗値モニター部分と、製造条件の不具合をPN接合
耐圧あるいはパンチスルー電圧により検出する製造条件
の良否モニター部分とを複合する半導体抵抗素子を設け
ることにより、抵抗値のモニターのみでは管理が困難で
あった、あるいは不良発生時に原因の調査が困難であっ
た高精度の半導体抵抗素子の構造をより歩留よくできる
効果がある。
置は、回路要素の半導体抵抗素子以外に抵抗値管理を行
なう抵抗値モニター部分と、製造条件の不具合をPN接合
耐圧あるいはパンチスルー電圧により検出する製造条件
の良否モニター部分とを複合する半導体抵抗素子を設け
ることにより、抵抗値のモニターのみでは管理が困難で
あった、あるいは不良発生時に原因の調査が困難であっ
た高精度の半導体抵抗素子の構造をより歩留よくできる
効果がある。
第１図（Ａ）乃至（Ｃ）はそれぞれ本発明の第１の実施
例を示す平面図、第１図（Ａ）のＩ−Ｉ′線断面図及び
位置ずれが大きい場合の第１図（Ａ）のＩ−Ｉ′線断面
図、第２図（Ａ），（Ｂ）はそれぞれ本発明の第２の実
施例を示す平面図及び第２図（Ａ）のII−II′線断面
図、第３図（Ａ），（Ｂ）はそれぞれ本発明の第３の実
施例を示す平面図及び第３図（Ａ）のIII−III′線断面
図、第４図（Ａ），（Ｂ）及び第５図（Ａ），（Ｂ）は
それぞれ従来の半導体抵抗素子の一例及び他例を説明す
る平面図及び断面図である。 １……Ｐ導電型シリコン基板（第１の領域）、２……機
能素子領域、３……二酸化シリコン膜、４……マスク
層、５……Ｎ導電型拡散層（第３の領域）、６……Ｐ導
電型拡散層（第２の領域）、７……Ｎ導電型拡散層（第
４の領域）、８……Ｎ導電型拡散層（第５の領域）、10
……Ｐ導電型シリコン基板、11……Ｎ導電型エピタキシ
ャル層（第１の領域）、15……Ｐ導電型拡散層（第３の
領域）、16……Ｐ導電型拡散層（第２の領域）、17……
Ｐ導電型拡散層（第４の領域）、18……導電型拡散層、
19……Ｐ導電型拡散層（第５の領域）、21……Ｎ導電埋
込み拡散層、22……Ｐ導電型埋込み拡散層、23……Ｐ導
電型拡散層（第２の領域）。
例を示す平面図、第１図（Ａ）のＩ−Ｉ′線断面図及び
位置ずれが大きい場合の第１図（Ａ）のＩ−Ｉ′線断面
図、第２図（Ａ），（Ｂ）はそれぞれ本発明の第２の実
施例を示す平面図及び第２図（Ａ）のII−II′線断面
図、第３図（Ａ），（Ｂ）はそれぞれ本発明の第３の実
施例を示す平面図及び第３図（Ａ）のIII−III′線断面
図、第４図（Ａ），（Ｂ）及び第５図（Ａ），（Ｂ）は
それぞれ従来の半導体抵抗素子の一例及び他例を説明す
る平面図及び断面図である。 １……Ｐ導電型シリコン基板（第１の領域）、２……機
能素子領域、３……二酸化シリコン膜、４……マスク
層、５……Ｎ導電型拡散層（第３の領域）、６……Ｐ導
電型拡散層（第２の領域）、７……Ｎ導電型拡散層（第
４の領域）、８……Ｎ導電型拡散層（第５の領域）、10
……Ｐ導電型シリコン基板、11……Ｎ導電型エピタキシ
ャル層（第１の領域）、15……Ｐ導電型拡散層（第３の
領域）、16……Ｐ導電型拡散層（第２の領域）、17……
Ｐ導電型拡散層（第４の領域）、18……導電型拡散層、
19……Ｐ導電型拡散層（第５の領域）、21……Ｎ導電埋
込み拡散層、22……Ｐ導電型埋込み拡散層、23……Ｐ導
電型拡散層（第２の領域）。
Claims (2)
- 【請求項１】第１導電型の半導体基体の一主面に第１ま
たは第２導電型の不純物領域で囲まれた第１および第２
の領域と、前記第１の領域内に形成され半導体集積回路
装置の回路素子として動作する第１の半導体抵抗素子
と、前記第２の領域に形成され製造条件の良否を判定す
るための第２の半導体抵抗素子とを有し、前記第１およ
び第２の半導体素子はそれぞれ前記第２導電型の第３の
領域と、前記第３の領域の両端に設けられた前記第２導
電型の第４および第５の領域とから構成され、前記第２
の半導体抵抗素子の前記第３、第４、第５と前記第２の
領域を囲む前記不純物領域との距離の少なくとも１つが
前記第１の半導体抵抗素子の前記第３、第４、第５と前
記第１の領域を囲む前記不純物領域との距離よりも短い
ことを特徴とする半導体集積回路。 - 【請求項２】前記第２の半導体抵抗素子を囲む前記不純
物領域と前記第２の半導体抵抗素子の前記第３、第４お
よび第５の領域は同一製造工程で形成され、前記第４の
領域は該不純物領域と前記第２の半導体抵抗素子との間
の距離を電気的に測定可能な程度にレイアウトされてい
る。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29161088A JP2705155B2 (ja) | 1988-11-18 | 1988-11-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29161088A JP2705155B2 (ja) | 1988-11-18 | 1988-11-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137351A JPH02137351A (ja) | 1990-05-25 |
| JP2705155B2 true JP2705155B2 (ja) | 1998-01-26 |
Family
ID=17771176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29161088A Expired - Lifetime JP2705155B2 (ja) | 1988-11-18 | 1988-11-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705155B2 (ja) |
-
1988
- 1988-11-18 JP JP29161088A patent/JP2705155B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02137351A (ja) | 1990-05-25 |
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