JPS6245516Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、遅延回路を有する多出力電源回路に
関する。

数値制御におけるモータ制御や制御系集積回路
の駆動等にあたつては、主電源のオンまたはオフ
時の誤動作を防止するため、主電源をオンまたは
オフする以前に、予め制御系電源をオンまたはオ
フし、次にある遅延時間をおいて主電源をオンま
たはオフする回路方式をとることがある。第１図
および第２図はこの回路方式に適合するスイツチ
ング方式の多出力電源回路の従来例を示してい
る。まず、第１図においては、変換トランスＴの
一次巻線N₁を通して入力された直流入力Ｅ_ioを、
スイツチング回路１によつてスイツチングし、そ
のスイツチング出力を変換トランスＴの一次巻線
N₁側から複数の二次巻線N₂₁，N₂₂側に取り出
し、二次巻線N₂₁，N₂₂のそれぞれに備えられた出
力整流平滑回路２_１，２_２により直流に変換し、
各出力端子３−４，５−６より直流出力V₀₁，V₀₂
を取り出す構成となつている。前記出力整流平滑
回路２_１，２_２は、ダイオード（D₁₁，D₁₂）、
（D₂₁，D₂₂）、出力チヨークコイルL₁，L₂およびコ
ンデンサC₁，C₂を備えて構成されている。

前記２つの直流出力V₀₁，V₀₂のうち、直流出力
V₀₁は、たとえば制御系集積回路等の主電源とし
て利用され、直流出力V₀₂は同じく制御系電源と
して利用されるものであり、主電源となる直流出
力V₀₁のオンとなる時期が、制御系電源たる直流
出力V₀₂がオンとなつてから一定時間だけ遅延さ
れるように、遅延回路７が設けられている。この
従来例における遅延回路７は、直流出力V₀₂を動
作電源とする遅延時間設定回路８と、この遅延時
間設定回路８によつて設定された遅延時間をおい
てベースドライブされるトランジスタQ₁と、こ
のトランジスタQ₁によつて駆動されるリレーＲ_y
とを備え、リレーＲ_yの接点Ｒ_y1を前記直流出力
V₀₁の出力ラインに直列に挿入接続した構成とな
つている。

上記の回路において、直流入力Ｅ_io側のスイツ
チS₁が閉じ、直流出力V₀₂が、第３図ａに示す如
く、t₀時にオンとなつたとする。直流出力V₀₂は
出力端子５−６を通して外部の制御系集積回路等
の制御系電源として供給されると同時に、遅延時
間設定回路８にも与えられ、遅延時間設定回路８
が動作を開始する。そして遅延時間設定回路８で
設定される遅延時間Ｔ_dが経過すると、その出力
によつてトランジスタQ₁のベースがドライブさ
れ、トランジスタQ₁がオンし、リレーＲ_yが励磁
され、その接点Ｒ_y1が閉じる。この結果、主電源
となる直流出力V₀₁は、第３図ｂに示すように、
直流出力V₀₂がオンとなるt₀時から遅延時間Ｔ_dだ
け遅れたt₁時にオンとなる。

しかしながら、この従来方式の多出力電源回路
は、直流出力V₀₁を有接点方式のリレーＲ_yおよび
接点Ｒ_y1によつてオン、オフさせる構成であるた
め、接点Ｒ_y1のチヤタリングによる悪影響を受け
易いこと、高価であること、小型化および高密度
実装化の要請に合わないこと等の欠点がある。

次に、第２図に示す従来例は、第１図に示した
ものの上記欠点を除去するため、リレーＲ_y、接
点Ｒ_y1を無接点半導体スイツチ素子たるトランジ
スタQ₂によつて構成したものを示している。D₁
はツエナーダイオード、R₁は抵抗であり、これ
らは遅延時間設定回路８における時間設定を安定
化するために挿入されたものである。R₂，R₃は
抵抗である。なお、第１図と同一の参照符号は機
能的に同一性ある構成部分を示している。

しかしながら、この従来例においては、直流出
力V₀₁，V₀₂の出力回路が遅延回路７を通して互に
導通接続されてしまうため、フローテイングな回
路構成を必要とする用途には使用できないこと、
主電源となる直流出力V₀₁の出力回路にトランジ
スタQ₂を直列に挿入接続する構成であるため、
大容量で高価なトランジスタQ₂を使用しなけれ
ばならないこと、損失が大きく低効率であり、か
つ放熱対策が必要となること等々の欠点がある。

遅延回路７の方式としては、上述のオンデイレ
イ方式のもののほか、オフデイレイ方式のものも
知られていたが、このオフデイレイ方式のものに
も前述と同様の欠点があつた。

本考案は上述する従来の欠点を除去し、複数の
直流出力回路を互に電気的に分離することがで
き、しかも損失が少なく、高効率かつ安価な高性
能の遅延回路付多出力電源回路を提供することを
目的とする。

この目的を達成するため、本考案は、トランス
の一次巻線を通して入力される直流入力をスイツ
チングし、スイツチング出力を前記トランスに備
えられた２つ以上の二次巻線に取出し、前記二次
巻線にそれぞれ備えられた出力整流平滑回路を通
して２以上の直流出力を得るように、少なくとも
１つの出力整流平滑回路の直流出力を、他の出力
整流平滑回路の直流出力より遅延させる遅延回路
を備えた多出力電源回路において、前記出力整流
平滑回路はチヨークインプツト型の回路構成でな
り、前記遅延回路は直流出力が遅延される出力整
流平滑回路の直流出力側に備えられたスイツチ素
子と、他の出力整流平滑回路に備えられた出力チ
ヨークコイルに誘導結合された巻線を含み該巻線
に生ずる起電力を入力信号として前記スイツチ素
子に遅延動作をさせる回路とを有することを特徴
とする。

以下実施例たる添付図面を参照し、本考案の内
容を具体的に説明する。第４図および第５図は、
共に本考案に係る多出力電源回路の回路図を示し
ている。図において、第１図、第２図と同一の参
照符号は機能的に同一性ある構成部分を示してい
る。

まず、第４図に示す実施例は、オンデイレイ型
の遅延回路７を備えたものを示している。遅延回
路７は、直流出力V₀₂を生ずる出力回路の出力チ
ヨークL₂に誘導結合された巻線L₃を有し、この
巻線L₃に生ずる起電力を、ダイオードD₃および
コンデンサC₃より成る整流平滑回路によつて直
流に変換し、これを遅延時間設定回路８へ動作用
電源として供給する回路構成となつている。巻線
L₃の一端は、半導体スイツチたるトランジスタ
Q₂の出力側（エミツタ側）に接続されている。

上記の回路構成において、直流入力Ｅ_io側のス
イツチS₁が閉じ、直流出力V₀₂が、第３図ａに示
す如く、t₀時にオンになつたとすると、出力チヨ
ークL₂に誘導結合された巻線L₃に、巻数比に比
例する起電力が発生する。この起電力は、ダイオ
ードD₃、コンデンサC₃によつて直流に変換さ
れ、遅延時間設定回路８に与えられる。これによ
り、遅延時間設定回路８が動作を開始し、一定の
遅延時間Ｔ_dが経過すると、該遅延時間設定回路
８から出力が発生し、この出力によつてトランジ
スタQ₂のベースがドライブされ、トランジスタ
Q₂がオフからオンに移行する。このため、出力
端子３−４間には、第３図ｂで示したように、直
流出力V₀₂がオンとなるt₀時から時間Ｔ_dだけ遅延
された直流出力V₀₂が得られることとなる。

前記遅延時間設定回路８の具体例としては、た
とえば第６図に示すような回路構成が考えられ
る。この実施例では、遅延時間設定回路８は、ト
ランジスタQ₃のベースバイアス抵抗R₄，R₅のう
ち、エミツタ・ベース間の抵抗R₄と並列にコン
デンサC₄を接続し、トランジスタQ₃のコレクタ
を抵抗R₆を介してトランジスタQ₂のベースに接
続した回路構成となつている。なお、R₇はトラ
ンジスタQ₂のベース・エミツタ間に接続された
抵抗である。

上記の回路構成においては、巻線L₃側より入
力端子９，１０に与えられる入力電圧Ｖ_ioがオン
となつてから、抵抗R₅を通して充電されるコン
デンサC₄の端子電圧がトランジスタQ₃をドライ
ブする値に達するまでの時間が前記遅延時間Ｔ_d
となる。したがつて、この場合の遅延時間Ｔ_d
は、コンデンサC₄と抵抗R₅との時定数C₄・R₅に
よつてほぼ決定される。

次に、第５図はオフデイレイ型の遅延回路を備
えた多出力電源回路の実施例を示している。図に
おいて、第４図と同一の参照符号は機能的に同一
性ある構成部分を示している。この実施例では、
出力チヨークコイルL₂に誘導結合された巻線
L₃、ダイオードD₃およびコンデンサC₃より構成
される回路の出力を、トランジスタQ₂のベース
と遅延時間設定回路８の入力端に接続すると共
に、遅延時間設定回路８の動作用電源をトランジ
スタQ₂の入力側から得る回路構成となつてい
る。第７図は、この場合の遅延時間設定回路８の
具体例を示す回路図で、トランジスタQ₃のベー
スとエミツタとの間に抵抗R₈を接続すると共
に、トランジスタQ₃のベースに直列に抵抗R₉，
R₁₀を接続し、この抵抗R₉，R₁₀の接続点とトラ
ンジスタQ₃のエミツタ側との間に、コンデンサ
C₅を接続した回路構成となつている。トランジ
スタQ₃のコレクタは、トランジスタQ₂の電源入
力端となるエミツタ側に接続されている。

この実施例の場合は、直流入力Ｅ_io側のスイツ
チS₁が閉じ、直流出力V₀₂が、第８図ａに示す如
く、t₀時にオンになるのと同時に、出力チヨーク
コイルL₂に誘導結合された巻線L₃に生ずる起電
力によつて、トランジスタQ₃およびQ₂がドライ
ブされ、出力端子３−４間には、第８図ｂに示す
如く、直流出力V₀₂とほぼ同時（t₀時）に直流出
力V₀₁が発生する。

次に、スイツチS₁がt₂時にオフになつたとする
と、直流出力V₀₂はこれと同時に電圧なしとなる
（第８図ａ）。直流出力V₀₂が電圧なしとなつた場
合、巻線L₃から遅延時間設定回路８の入力端子
９−１０に入力される電圧Ｖ_ioも電圧なしとな
る。ところが、コンデンサC₅に電荷が蓄積され
ているため、この蓄積電荷によつて、トランジス
タQ₃のベースが継続してドライブされ、トラン
ジスタQ₃，Q₂がオン状態を保持し続ける。コン
デンサC₅の蓄積電荷は、その両端からトランジ
スタQ₃側をみた回路抵抗、すなわち抵抗R₉およ
びトランジスタQ₃のベース入力抵抗等を通して
放電され、この放電によつてコンデンサC₅の端
子電圧があるレベル以下になると、トランジスタ
Q₃およびQ₂がオフとなり、直流出力V₀₁が電圧な
しとなる。すなわち、直流出力V₀₂が電圧なしと
なつたt₂時から、直流出力V₀₁が電圧なしとなるt₃
時まで、Ｔ_dだけの時間遅れがあり、この遅延時
間Ｔ_dの間、直流出力V₀₁が発生し続けるのであ
る。

上記の各実施例で具体的に説明した如く、本考
案においては、直流出力回路の一つを構成する出
力チヨークコイルL₂に巻線L₃を誘導結合させ、
この巻線L₃に生ずる起電力を遅延回路７を動作
させる入力信号として利用する回路構成としたか
ら、直流出力を遅延させる出力回路と、遅延させ
る必要のない出力回路とが互に電気的に分離さ
れ、フローテイングな構成の遅延回路が得られ
る。このため、直流出力V₀₁，V₀₂の極性を自由に
選定することが可能となり、回路の設計が容易に
なる。

また、出力チヨークコイルL₂を有する直流出
力回路の出力V₀₂が安定していれば、出力チヨー
クコイルL₂から巻線L₃側に取り出される電圧も
安定化されており、しかもその電圧値は直流出力
V₀₁，V₀₂とは無関係に、出力チヨークコイルL₂に
対する巻線L₃の巻数比によつて定めることがで
きる。このため、損失が非常に小さく、高効率で
かつ安価になる。

更に、遅延時間Ｔ_dは、巻線L₃の巻数や時定数
回路を構成するコンデンサおよび抵抗の値を適宜
選定することにより、０_ns〜数百_nsまで設定する
ことができるものであり、遅延時間Ｔ_dの時間幅
を広範囲に可変設定できる利点もある。

以上述べたように、本考案は、トランスの一次
巻線を通して入力される直流入力をスイツチング
し、スイツチング出力を前記トランスに備えられ
た２つ以上の二次巻線に取出し、前記二次巻線に
それぞれ備えられた出力整流平滑回路を通して２
以上の直流出力を得るようにし、少なくとも１つ
の出力整流平滑回路の直流出力を、他の出力整流
平滑回路の直流出力より遅延させる遅延回路を備
えた多出力電源回路において、前記出力整流平滑
回路はチヨークインプツト型の回路構成でなり、
前記遅延回路は直流出力が遅延される出力整流平
滑回路の直流出力側に備えられたスイツチ素子
と、他の出力整流平滑回路に備えられた出力チヨ
ークコイルに誘導結合された巻線を含み該巻線に
生ずる起電力を入力信号として、前記スイツチ素
子に遅延動作をさせる回路とを有することを特徴
とするから、複数の直流出力回路を互に電気的に
分離することができ、しかも損失が少なく、高効
率かつ安価な高性能の遅延回路付多出力電源回路
を実現することができる。

【図面の簡単な説明】

第１図および第２図は従来の遅延回路付の多出
力電源回路の各回路図、第３図ａ，ｂは同じくそ
のタイムチヤート、第４図および第５図は本考案
に係る多出力電源回路の別々の実施例における各
回路図、第６図は第４図における多出力電源回路
の一部の具体的な回路構成図、第７図は第５図に
おける多出力電源回路の一部の具体的な回路構成
図、第８図ａ，ｂは同じくそのタイムチヤートで
ある。 L₂……出力チヨークコイル、L₃……巻線、７
……遅延回路、V₀₁，V₀₂……直流出力。

Claims (1)

【実用新案登録請求の範囲】
1. トランスの一次巻線を通して入力される直流入
   力をスイツチングし、スイツチング出力を前記ト
   ランスに備えられた２つ以上の二次巻線に取出
   し、前記二次巻線にそれぞれ備えられた出力整流
   平滑回路を通して２以上の直流出力を得るように
   し、少なくとも１つの出力整流平滑回路の直流出
   力を、他の出力整流平滑回路の直流出力より遅延
   させる遅延回路を備えた多出力電源回路におい
   て、前記出力整流平滑回路はチヨークインプツト
   型の回路構成でなり、前記遅延回路は直流出力が
   遅延される出力整流平滑回路の直流出力側に備え
   られたスイツチ素子と、他の出力整流平滑回路に
   備えられた出力チヨークコイルに誘導結合された
   巻線を含み該巻線に生ずる起電力を入力信号とし
   て、前記スイツチ素子に遅延動作をさせる回路と
   を有することを特徴とする多出力電源回路。