JPS6244836A - マイクロアドレススタツク制御方式 - Google Patents
マイクロアドレススタツク制御方式Info
- Publication number
- JPS6244836A JPS6244836A JP18468485A JP18468485A JPS6244836A JP S6244836 A JPS6244836 A JP S6244836A JP 18468485 A JP18468485 A JP 18468485A JP 18468485 A JP18468485 A JP 18468485A JP S6244836 A JPS6244836 A JP S6244836A
- Authority
- JP
- Japan
- Prior art keywords
- return
- microinstruction
- stack
- value
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マイクロプログラムで制御され、スタック制御方式の分
岐命令であるコールマイクロ命令と、リターンマイクロ
命令の実行機能を備えたブロカソサにおいて、リターン
マイクロ命令にリターンする個数を指定するフィールド
と、リターンマイクロ命令の実行時に、上記リターン個
数指定フィールドの値により、リターンアドレスを決定
する回路を設けることにより、一つのリターンマイクロ
命令で、上記指定個数分のリターンアドレスの最後にリ
ターンすることができるようにしたものである。
岐命令であるコールマイクロ命令と、リターンマイクロ
命令の実行機能を備えたブロカソサにおいて、リターン
マイクロ命令にリターンする個数を指定するフィールド
と、リターンマイクロ命令の実行時に、上記リターン個
数指定フィールドの値により、リターンアドレスを決定
する回路を設けることにより、一つのリターンマイクロ
命令で、上記指定個数分のリターンアドレスの最後にリ
ターンすることができるようにしたものである。
本発明は、マイクロプログラムで制御され、スタック制
御方式の分岐命令であるコールマイクロ命令と、リター
ンマイクロ命令の実行機能を備えたプロセッサにおける
マイクロアドレススタック制御方式に関する。
御方式の分岐命令であるコールマイクロ命令と、リター
ンマイクロ命令の実行機能を備えたプロセッサにおける
マイクロアドレススタック制御方式に関する。
最近のオンラインシステムの普及に伴って、該システム
の運用中に発生した障害５例外事象時のユーザに対する
影響を最小限にすることが要求されるようになってきた
。
の運用中に発生した障害５例外事象時のユーザに対する
影響を最小限にすることが要求されるようになってきた
。
一方、マイクロプログラム制御の計算機システムにおい
ては、上記障害２例外事象が発生した時の割り込み処理
に、マイクロアドレススタックを設けておき、コールマ
イクロ命令で分岐する毎に、リターンアドレスをリンク
データとして、該マイクロアドレススタックに退避し、
所謂多重割り込みを行い、それぞれの分岐ルーチンにお
いて、該分岐処理が終了すると、リターンマイクロ命令
によって、該マイクロアドレススタックをアクセスし、
リターンアドレスを読み出して、順次リターンするマイ
クロアドレススタック制御方式がとられている。
ては、上記障害２例外事象が発生した時の割り込み処理
に、マイクロアドレススタックを設けておき、コールマ
イクロ命令で分岐する毎に、リターンアドレスをリンク
データとして、該マイクロアドレススタックに退避し、
所謂多重割り込みを行い、それぞれの分岐ルーチンにお
いて、該分岐処理が終了すると、リターンマイクロ命令
によって、該マイクロアドレススタックをアクセスし、
リターンアドレスを読み出して、順次リターンするマイ
クロアドレススタック制御方式がとられている。
この場合、割り込みの多重度が深いと、元のプログラム
に戻るのに時間がかかり、ユーザに対する影響が大きく
なる為、該リターンマイクロ命令の処理の高速化方式が
要求されるようになってきた。
に戻るのに時間がかかり、ユーザに対する影響が大きく
なる為、該リターンマイクロ命令の処理の高速化方式が
要求されるようになってきた。
〔従来の技術と発明が解決しようとする問題点〕第２図
は従来のマイクロアドレススタック制御方式を説明する
図である。
は従来のマイクロアドレススタック制御方式を説明する
図である。
通常、順序的にマイクロ命令を実行している時には、制
御記憶アドレスレジスタ （以下、Ｃ３ＡＲと云う）ｌ
の内容が＋１加算器（＋１） ９で加算され、信号＆’
ｊｌｃに載せられた次に実行すべきマイクロアドレスが
、マルチプレクサ（ＭＰＸ） ２で選択されて、上記Ｃ
５ＡＲｌにセットされ、制御記憶（Ｃ５） ３がアクセ
スされると、読み出されたマイクロ命令が、制御記１、
ａ読み出しレジスタ （以下、Ｃ３ＤＲと云う）４に保
持され、当該マイクロ命令が示す処理を実行する。
御記憶アドレスレジスタ （以下、Ｃ３ＡＲと云う）ｌ
の内容が＋１加算器（＋１） ９で加算され、信号＆’
ｊｌｃに載せられた次に実行すべきマイクロアドレスが
、マルチプレクサ（ＭＰＸ） ２で選択されて、上記Ｃ
５ＡＲｌにセットされ、制御記憶（Ｃ５） ３がアクセ
スされると、読み出されたマイクロ命令が、制御記１、
ａ読み出しレジスタ （以下、Ｃ３ＤＲと云う）４に保
持され、当該マイクロ命令が示す処理を実行する。
コールマイクロ命令や、リターンマイクロ命令を実行し
ている時には、信号線ａがマルチプレクサ（ＭＰＸ）
２で選択され、該マイクロ命令が指示する分岐アドレス
がＣ５ＡＲｌにセットされ、分岐先のマイクロ命令が制
御記４１１（Ｃ５） ３がらＣ３ＤＲ４に読み出されて
実行される。
ている時には、信号線ａがマルチプレクサ（ＭＰＸ）
２で選択され、該マイクロ命令が指示する分岐アドレス
がＣ５ＡＲｌにセットされ、分岐先のマイクロ命令が制
御記４１１（Ｃ５） ３がらＣ３ＤＲ４に読み出されて
実行される。
コールマイクロ命令の時には、該コールマイクロ命令が
実行される毎に、スタックポインタ（ＳＴＰ）５が示す
マイクロアドレススタック６のアドレスによって、当該
マイクロアドレススタック６がアクセスされ、その時の
Ｃ３ＡＲ１が示す次の実行アドレスが信号線すを通して
、リターンアドレスとして格納されると共に、加算器（
ＳＴＰＩＮＣ） ７によって、該スタックポインタ（Ｓ
ＴＰ） ５の値が＋ｌされる。
実行される毎に、スタックポインタ（ＳＴＰ）５が示す
マイクロアドレススタック６のアドレスによって、当該
マイクロアドレススタック６がアクセスされ、その時の
Ｃ３ＡＲ１が示す次の実行アドレスが信号線すを通して
、リターンアドレスとして格納されると共に、加算器（
ＳＴＰＩＮＣ） ７によって、該スタックポインタ（Ｓ
ＴＰ） ５の値が＋ｌされる。
従って、該マイクロアドレススタック６が図示の如くｎ
段の深さを持っている時には、ｎ段の多重分岐が可能と
なる。
段の深さを持っている時には、ｎ段の多重分岐が可能と
なる。
このような、マイクロアドレススタック制御方式の分岐
機構を備えた計算機システムにおいて、リターンマイク
ロ命令が続けて複数個発行された時、従来方式において
は、次の２つの方式が実行されていた。
機構を備えた計算機システムにおいて、リターンマイク
ロ命令が続けて複数個発行された時、従来方式において
は、次の２つの方式が実行されていた。
■ リターンマイクロ命令を続けて複数個実行する際、
各リターンマイクロ命令実行毎に減算器（ＳＴＰＩ）Ｒ
Ｃ） ８’？ｌ’スタツクポインタ（ＳＴＰ） ５ （
７）値を−エした後、該スタックポインタ（ＳＴＰ）
５が示すアドレスのマイクロアドレススタック６がらリ
ターンアドレスを読み出し、該リターンアドレスに分岐
することを複数回繰り返す。
各リターンマイクロ命令実行毎に減算器（ＳＴＰＩ）Ｒ
Ｃ） ８’？ｌ’スタツクポインタ（ＳＴＰ） ５ （
７）値を−エした後、該スタックポインタ（ＳＴＰ）
５が示すアドレスのマイクロアドレススタック６がらリ
ターンアドレスを読み出し、該リターンアドレスに分岐
することを複数回繰り返す。
この方法は最初のリターンマイクロ命令でリターンして
きて実行するマイクロ命令が次のリターンマイクロ命令
となるようにマイクロ命令をコーディングしておく方法
である。
きて実行するマイクロ命令が次のリターンマイクロ命令
となるようにマイクロ命令をコーディングしておく方法
である。
■ マイクロアドレススタンクロの最新アドレス＋１番
地のスタックエリアを示す上記スタックポインタ（ＳＴ
Ｐ） ５を直接操作する特別のマイクロ命令を設ける方
法である。
地のスタックエリアを示す上記スタックポインタ（ＳＴ
Ｐ） ５を直接操作する特別のマイクロ命令を設ける方
法である。
この方式では、該スタックポインタ（ＳＴＰ） ５を操
作するマイクロ命令を発行して、指定した分（但し、必
要個数−１分）だけスタックポインタ（ＳＴＰ）５の値
を、上記減算器（ＳＴＰＤＥＣ） ８で減算した後、上
記リターンマイクロ命令を発行する。
作するマイクロ命令を発行して、指定した分（但し、必
要個数−１分）だけスタックポインタ（ＳＴＰ）５の値
を、上記減算器（ＳＴＰＤＥＣ） ８で減算した後、上
記リターンマイクロ命令を発行する。
上記何れの方式においても、連続した複数個のリターン
を実行する為には、数ステップのマイクロ命令の実行が
必要であると云う問題があった。
を実行する為には、数ステップのマイクロ命令の実行が
必要であると云う問題があった。
本発明は一層記従来の欠点に鑑み、一つのリターンマイ
クロ命令の実行によって、従来の複数回のリターンマイ
クロ命令の実行と同じ操作を行う方法を提供することを
目的とするものである。
クロ命令の実行によって、従来の複数回のリターンマイ
クロ命令の実行と同じ操作を行う方法を提供することを
目的とするものである。
第１図は本発明の一実施例をブロック図で示した図であ
る。
る。
本発明においては、リターンマイクロ命令に、リターン
する個数を指定するフィールド（４１）と。
する個数を指定するフィールド（４１）と。
マイクロアドレススタック回路（５，６，７，８，１０
，１１）に、該リターンマイクロ命令が発行された時、
リターンマイクロ命令の、。Ｌ記すターン個数指定フィ
ールｌ”（４１）のイ直により、−ト記マイクロアドレ
ススタック（６）に格納されているリンクアドレスを’
ＭｔＲする手段（８’、１１）とを設け、１つのリター
ンマイクロ命令の実行で、ト記任意の個数のリンクアド
レスの何れか一つにリターンすることができるように構
成する。
，１１）に、該リターンマイクロ命令が発行された時、
リターンマイクロ命令の、。Ｌ記すターン個数指定フィ
ールｌ”（４１）のイ直により、−ト記マイクロアドレ
ススタック（６）に格納されているリンクアドレスを’
ＭｔＲする手段（８’、１１）とを設け、１つのリター
ンマイクロ命令の実行で、ト記任意の個数のリンクアド
レスの何れか一つにリターンすることができるように構
成する。
即ち、本発明によれば、マイクロプログラムで制御され
、スタック制御方式の分岐命令であるコールマイクロ命
令と、リターンマイク西命令の実行機能を備えたプロセ
ッサにおいて、リターンマイクロ命令にリターンする個
数を指定するフィールドと、リターンマイクロ命令の実
行時に、上記リターン個数指定フィールドの値により、
リターンアドレスを決定する回路を設けることにより、
一つのリターンマイクロ命令で、上記指定個数分のリタ
ーンアドレスの最後にリターンすることができるように
したものであるので、複数回連続してリターンする時の
実行速度を向上させることができる効果がある。
、スタック制御方式の分岐命令であるコールマイクロ命
令と、リターンマイク西命令の実行機能を備えたプロセ
ッサにおいて、リターンマイクロ命令にリターンする個
数を指定するフィールドと、リターンマイクロ命令の実
行時に、上記リターン個数指定フィールドの値により、
リターンアドレスを決定する回路を設けることにより、
一つのリターンマイクロ命令で、上記指定個数分のリタ
ーンアドレスの最後にリターンすることができるように
したものであるので、複数回連続してリターンする時の
実行速度を向上させることができる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例をブロック図で示したもので
、第２図と同し符号は同じ対象物を示しており、リター
ンマイクロ命令の特定フィールド４１と、減算器（ＳＴ
ＰＤＩＥＣ） ８’ が本発明を実行するのに必要な機
能ブロックである。
、第２図と同し符号は同じ対象物を示しており、リター
ンマイクロ命令の特定フィールド４１と、減算器（ＳＴ
ＰＤＩＥＣ） ８’ が本発明を実行するのに必要な機
能ブロックである。
本発明を実行しても、通常の順序的にマイクロ命令を実
行する時の動作や、コールマイクロ命令を実行した時の
動作は従来方式と同じであるので省略し、ここでは、本
発明のリターンマイクロ命令が発行された時の動作を中
心にして、本発明のマイクロアドレススタック制御方式
を説明する。
行する時の動作や、コールマイクロ命令を実行した時の
動作は従来方式と同じであるので省略し、ここでは、本
発明のリターンマイクロ命令が発行された時の動作を中
心にして、本発明のマイクロアドレススタック制御方式
を説明する。
本発明のリターンマイクロ命令が制御記憶（Ｃ５）３か
らＣ３ｌＩＩ？ ４に読み出されると、その特定フィー
ルド４１の内容が、信号線ｄを通して減算器（ＳＴＰｌ
ｌＥＣ） ８’ に入力され、現在のスタックポインタ
（ＳＴＰ） ５の値から、該フィールド４１が示す値だ
け減算した値りで、マイクロアドレススタック６をアク
セスして、リターンアドレスａを読み出し、マルチプレ
クサ（ＭＰＸ） ２を通してＣ３ＡＲｌにセットすると
共に、スタックポインタ（ＳＴＰ） ５の値を、該減算
値に設定するように機能する。
らＣ３ｌＩＩ？ ４に読み出されると、その特定フィー
ルド４１の内容が、信号線ｄを通して減算器（ＳＴＰｌ
ｌＥＣ） ８’ に入力され、現在のスタックポインタ
（ＳＴＰ） ５の値から、該フィールド４１が示す値だ
け減算した値りで、マイクロアドレススタック６をアク
セスして、リターンアドレスａを読み出し、マルチプレ
クサ（ＭＰＸ） ２を通してＣ３ＡＲｌにセットすると
共に、スタックポインタ（ＳＴＰ） ５の値を、該減算
値に設定するように機能する。
このように、本発明においては、リターンマイクロ命令
にリターンする個数を指定するフィー１ルドを設け、該
リターンマイクロ命令の実行時には、該リターン個数指
定フィールドの値だけ、スタックポインタ（ＳＴＰ）の
値を減算し、その値でマイクロアドレススタックをアク
セスして、複数個のリターンアクセスの一つに分岐でき
るようにした所に特徴がある。
にリターンする個数を指定するフィー１ルドを設け、該
リターンマイクロ命令の実行時には、該リターン個数指
定フィールドの値だけ、スタックポインタ（ＳＴＰ）の
値を減算し、その値でマイクロアドレススタックをアク
セスして、複数個のリターンアクセスの一つに分岐でき
るようにした所に特徴がある。
以上、詳細に説明したように、本発明のマイクロアドレ
ススタック制御方式は、マイクロプログラムで制御され
、スタック制御方式の分岐命令であるコールマイクロ命
令と、リターンマイクロ命令の実行機能を備えたプロセ
ッサにおいて、リターンマイクロ命令にリターンする個
数を指定するフィールドと、リターンマイクロ命令の実
行時に、上記リターン個数指定フィールドの値により、
リターンアドレスを決定する回路を設けることにより、
一つのリターンマイクロ命令で、上記指定個数分のリタ
ーンアドレスの最後にリターンすることができるように
したものであるので、複数回連続してリターンする時の
実行速度を向ヒさせることができる効果がある。
ススタック制御方式は、マイクロプログラムで制御され
、スタック制御方式の分岐命令であるコールマイクロ命
令と、リターンマイクロ命令の実行機能を備えたプロセ
ッサにおいて、リターンマイクロ命令にリターンする個
数を指定するフィールドと、リターンマイクロ命令の実
行時に、上記リターン個数指定フィールドの値により、
リターンアドレスを決定する回路を設けることにより、
一つのリターンマイクロ命令で、上記指定個数分のリタ
ーンアドレスの最後にリターンすることができるように
したものであるので、複数回連続してリターンする時の
実行速度を向ヒさせることができる効果がある。
第１図は本発明の一実施例をブロック図で示した図。
第２図は従来のマイクロアドレススタック制御方式を説
明する図。 である。 図面において、 １は制御記憶アドレスレジスタ（Ｃ５ＡＲ）。 ３は制御記憶（ＣＳ） 。 ４は制御記憶読み出しレジスタ（Ｃ５ＤＲ）。 ５はスタックポインタ（ＳＴＰ）。 ６はマイクロアドレススタック。 ７は加算器（ＳＴＰＩＮＧ）、 ８，８°は減算器（Ｓ
ＴＰｒｌＥＧ） 。 ９は加算器（Ｃ３ＩＮＣ） 。 ａ、ｂ、ｃ、−一等は信号線。
明する図。 である。 図面において、 １は制御記憶アドレスレジスタ（Ｃ５ＡＲ）。 ３は制御記憶（ＣＳ） 。 ４は制御記憶読み出しレジスタ（Ｃ５ＤＲ）。 ５はスタックポインタ（ＳＴＰ）。 ６はマイクロアドレススタック。 ７は加算器（ＳＴＰＩＮＧ）、 ８，８°は減算器（Ｓ
ＴＰｒｌＥＧ） 。 ９は加算器（Ｃ３ＩＮＣ） 。 ａ、ｂ、ｃ、−一等は信号線。
Claims (1)
- 【特許請求の範囲】 マイクロプログラムで制御され、スタック制御方式の分
岐命令であるコールマイクロ命令と、リターンマイクロ
命令の実行機能を備えたプロセッサにおいて、 上記リターンマイクロ命令に、リターンする個数を指定
するフィールド（４１）と、 マイクロアドレススタック回路（５、６、７、８、１０
、１１）に、該リターンマイクロ命令が発行された時、
リターンマイクロ命令の、上記リターン個数指定フィー
ルド（４１）の値により、上記マイクロアドレススタッ
ク（６）に格納されているリンクアドレスを選択する手
段（８′、１１）とを設け、 １つのリターンマイクロ命令の実行で、上記任意の個数
のリンクアドレスの何れか一つにリターンすることを特
徴とするマイクロアドレススタック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18468485A JPS6244836A (ja) | 1985-08-22 | 1985-08-22 | マイクロアドレススタツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18468485A JPS6244836A (ja) | 1985-08-22 | 1985-08-22 | マイクロアドレススタツク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6244836A true JPS6244836A (ja) | 1987-02-26 |
Family
ID=16157562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18468485A Pending JPS6244836A (ja) | 1985-08-22 | 1985-08-22 | マイクロアドレススタツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6244836A (ja) |
-
1985
- 1985-08-22 JP JP18468485A patent/JPS6244836A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4494188A (en) | Method of processing an operating system in a multi-processor system | |
| JPS58151655A (ja) | 情報処理装置 | |
| JPS5911943B2 (ja) | デ−タ処理装置の為のトラツプ機構 | |
| JPS646488B2 (ja) | ||
| JPS6028015B2 (ja) | 情報処理装置 | |
| JPS6244836A (ja) | マイクロアドレススタツク制御方式 | |
| JPH01286029A (ja) | マイクロプログラムのパッチ方式 | |
| JPH0377137A (ja) | 情報処理装置 | |
| JPS61184643A (ja) | 仮想計算機の起動制御方式 | |
| JP2506591B2 (ja) | 補助処理装置 | |
| JPS58221447A (ja) | デ−タ処理装置 | |
| JPH0731527B2 (ja) | プログラマブルコントロ−ラ | |
| JPS60142744A (ja) | 多重言語処理システム | |
| JPS6116334A (ja) | デ−タ処理装置 | |
| JP3119859B2 (ja) | 計算機システム | |
| JPS607295B2 (ja) | デ−タ処理装置 | |
| JPS5875250A (ja) | デジタル情報処理装置 | |
| JPH02224026A (ja) | スタック回路 | |
| JPS58151651A (ja) | デ−タ処理装置 | |
| JPS6234238A (ja) | マイクロプロセツサ | |
| JPS61157948A (ja) | 割込み要因解析装置 | |
| JPH04213726A (ja) | マイクロサブルーチン制御方式 | |
| JPS63103331A (ja) | デイジタル信号処理装置 | |
| JPH01297732A (ja) | 割込制御方式 | |
| JPH0367357A (ja) | マルチｃｐｕシステム |