JPH04213726A - マイクロサブルーチン制御方式 - Google Patents
マイクロサブルーチン制御方式Info
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- JPH04213726A JPH04213726A JP40150890A JP40150890A JPH04213726A JP H04213726 A JPH04213726 A JP H04213726A JP 40150890 A JP40150890 A JP 40150890A JP 40150890 A JP40150890 A JP 40150890A JP H04213726 A JPH04213726 A JP H04213726A
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- 101000837854 Homo sapiens Transport and Golgi organization protein 1 homolog Proteins 0.000 description 5
- 101100077149 Human herpesvirus 8 type P (isolate GK18) K5 gene Proteins 0.000 description 5
- 102100028569 Transport and Golgi organization protein 1 homolog Human genes 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101710178035 Chorismate synthase 2 Proteins 0.000 description 1
- 101710152694 Cysteine synthase 2 Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 108091047102 miR-4 stem-loop Proteins 0.000 description 1
- 108091049748 miR-4-1 stem-loop Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプログラム制
御を行う計算機の多重マイクロサブルーチンを行うマイ
クロサブルーチン制御方式に関する。
御を行う計算機の多重マイクロサブルーチンを行うマイ
クロサブルーチン制御方式に関する。
【０００２】マイクロプログラムの複雑化に伴いプログ
ラムの増大を抑止しうるマイクロサブルーチンが一般的
になっているが、マイクロサブルーチンを呼び出す際に
戻りマイクロアドレスを退避する必要がある。そのよう
な退避用レジスタは通常１段構成のためサブルーチンの
多層化（ネスティング）が不可能となっている。
ラムの増大を抑止しうるマイクロサブルーチンが一般的
になっているが、マイクロサブルーチンを呼び出す際に
戻りマイクロアドレスを退避する必要がある。そのよう
な退避用レジスタは通常１段構成のためサブルーチンの
多層化（ネスティング）が不可能となっている。
【０００３】
【従来の技術】従来マイクロプログラム制御を行う計算
機におけるサブルーチンの呼び方について説明する。
機におけるサブルーチンの呼び方について説明する。
【０００４】従来のマイクロプログラム制御を行う計算
機の構成を図６に示す。図において、１はマイクロプロ
グラムを格納している制御記憶（コントロール・ストレ
ージ：ＣＳ）、２は読み出したマイクロプログラム命令
を保持するマイクロ命令レジスタ（ＭＩＲ）であり、次
に実行すべきマイクロプログラムアドレスを示すネクス
トアドレス（ＮＡ）部とサブルーチンコール等の特殊分
岐条件を指示するブランチコンデション（ＢＣ）部及び
ＣＰＵ内部の動作を制御するエクゼキュート（Ｅ）部に
分かれている。３は実行中のマイクロ命令アドレスを示
すマイクロ命令アドレスレジスタ（ＭＩＡ）、４はマイ
クロ命令アドレスレジスタ（ＭＩＡ）を退避するマイク
ロ命令アドレス退避レジスタ（ＢＭＩＡ）、１０はＣＰ
Ｕの内部状態により分岐条件を決定するステイタスレジ
スタ、１１はＭＩＲ２ のＢＣ部とステイタスレジスタ
１０の論理積を作成し次に実行するマイクロアドレスを
修飾する論理積回路、１２はＭＩＡ３ に格納したマイ
クロアドレスに１加えてＢＭＩＡ４ に退避する（ サ
ブルーチンから戻る時に使用するため） ための＋１加
算回路、１６はＣＳの次アドレスを決定するマルチプレ
クサ（ＭＰＸ）である。
機の構成を図６に示す。図において、１はマイクロプロ
グラムを格納している制御記憶（コントロール・ストレ
ージ：ＣＳ）、２は読み出したマイクロプログラム命令
を保持するマイクロ命令レジスタ（ＭＩＲ）であり、次
に実行すべきマイクロプログラムアドレスを示すネクス
トアドレス（ＮＡ）部とサブルーチンコール等の特殊分
岐条件を指示するブランチコンデション（ＢＣ）部及び
ＣＰＵ内部の動作を制御するエクゼキュート（Ｅ）部に
分かれている。３は実行中のマイクロ命令アドレスを示
すマイクロ命令アドレスレジスタ（ＭＩＡ）、４はマイ
クロ命令アドレスレジスタ（ＭＩＡ）を退避するマイク
ロ命令アドレス退避レジスタ（ＢＭＩＡ）、１０はＣＰ
Ｕの内部状態により分岐条件を決定するステイタスレジ
スタ、１１はＭＩＲ２ のＢＣ部とステイタスレジスタ
１０の論理積を作成し次に実行するマイクロアドレスを
修飾する論理積回路、１２はＭＩＡ３ に格納したマイ
クロアドレスに１加えてＢＭＩＡ４ に退避する（ サ
ブルーチンから戻る時に使用するため） ための＋１加
算回路、１６はＣＳの次アドレスを決定するマルチプレ
クサ（ＭＰＸ）である。
【０００５】図７はマイクロプログラムの一例とこのマ
イクロプログラムのタイムチャートを説明する図である
。図７の（ａ）で示すプログラムに沿って動作を説明す
る。
イクロプログラムのタイムチャートを説明する図である
。図７の（ａ）で示すプログラムに沿って動作を説明す
る。
【０００６】実行すべきマイクロ命令のアドレス（即ち
Ｍ０） は、ＭＩＲ２ のＮＡ部及びＢＣ部とＣＰＵ内
部のステイタスレジスタから決定される。この決定はＭ
ＰＸ１６で行われ、通常はＮＡ部が使用され、分岐する
場合は論理積回路１１で修飾される分岐分が加えられる
。
Ｍ０） は、ＭＩＲ２ のＮＡ部及びＢＣ部とＣＰＵ内
部のステイタスレジスタから決定される。この決定はＭ
ＰＸ１６で行われ、通常はＮＡ部が使用され、分岐する
場合は論理積回路１１で修飾される分岐分が加えられる
。
【０００７】分岐の発生する場合、分岐しないときのマ
イクロ命令はアドレスの最下位ビットが０の位置に格納
され、分岐する場合のマイクロ命令はアドレスの最下位
ビットが１の位置に格納され、分岐は最下位ビットに１
を加えることによって行われる。ＭＰＸ１６の出力がマ
イクロアドレスとなりＭＩＡ３ にセットされるととも
にＣＳ１ に供給されマイクロ命令が読み出される。
イクロ命令はアドレスの最下位ビットが０の位置に格納
され、分岐する場合のマイクロ命令はアドレスの最下位
ビットが１の位置に格納され、分岐は最下位ビットに１
を加えることによって行われる。ＭＰＸ１６の出力がマ
イクロアドレスとなりＭＩＡ３ にセットされるととも
にＣＳ１ に供給されマイクロ命令が読み出される。
【０００８】該マイクロプログラムアドレスが示すマイ
クロ命令がＣＳ１から読み出されＭＩＲ２ に格納され
る。同時に現在のマイクロアドレスはＭＩＡ３ に格納
される。ＭＩＲ２ に格納されたＥ部の内容によってＣ
ＰＵ内部回路は動作する。
クロ命令がＣＳ１から読み出されＭＩＲ２ に格納され
る。同時に現在のマイクロアドレスはＭＩＡ３ に格納
される。ＭＩＲ２ に格納されたＥ部の内容によってＣ
ＰＵ内部回路は動作する。
【０００９】サブルーチンコール実行サイクルにおいて
ＭＩＡ３ の内容（即ちＭ０） に１加えたもの（ 即
ちＭ１） をＢＭＩＡ４ に転送する。この状況が図７
の（ｂ）にタイムチャートで示す時刻ｔ１である。従っ
てＢＭＩＡ４ にはサブルーチンコール命令（ＣＡＬＬ
’ＳＵＢ’ ）が格納されているアドレスの次のアド
レス（ 即ちＭ１）が格納される。同時にＭＩＲ２ の
ＮＡ部が示すアドレス（ 即ちＢ０） に分岐する。該
アドレスにはサブルーチンの先頭マイクロ命令（ 即ち
ＡＤＤ） が格納されているので、次のサイクルでサ
ブルーチンの先頭マイクロ命令を実行することができる
。
ＭＩＡ３ の内容（即ちＭ０） に１加えたもの（ 即
ちＭ１） をＢＭＩＡ４ に転送する。この状況が図７
の（ｂ）にタイムチャートで示す時刻ｔ１である。従っ
てＢＭＩＡ４ にはサブルーチンコール命令（ＣＡＬＬ
’ＳＵＢ’ ）が格納されているアドレスの次のアド
レス（ 即ちＭ１）が格納される。同時にＭＩＲ２ の
ＮＡ部が示すアドレス（ 即ちＢ０） に分岐する。該
アドレスにはサブルーチンの先頭マイクロ命令（ 即ち
ＡＤＤ） が格納されているので、次のサイクルでサ
ブルーチンの先頭マイクロ命令を実行することができる
。
【００１０】次にサブルーチン処理が終わりＢＣ部にお
いてサブルーチンリターン命令（ 即ちＲＴＮ）が指示
されると、該サイクルにおいてＭＰＸ１６はＢＭＩＡ４
が示すアドレス（ 即ちＭ１）を選択し該アドレスに
分岐する。このときの状況が図７の（ｂ）にタイムチャ
ートで示す時刻ｔ２であり、この時はＮＡ部は無視され
る。該アドレスにはサブルーチンコールが実行されたプ
ログラムの次のマイクロ命令が格納されているので（
即ちＭＵＬ 命令） 、次のサイクルではメインルーチ
ンの次のマイクロ命令（ 即ちＭＵＬ 命令） が実行
される。
いてサブルーチンリターン命令（ 即ちＲＴＮ）が指示
されると、該サイクルにおいてＭＰＸ１６はＢＭＩＡ４
が示すアドレス（ 即ちＭ１）を選択し該アドレスに
分岐する。このときの状況が図７の（ｂ）にタイムチャ
ートで示す時刻ｔ２であり、この時はＮＡ部は無視され
る。該アドレスにはサブルーチンコールが実行されたプ
ログラムの次のマイクロ命令が格納されているので（
即ちＭＵＬ 命令） 、次のサイクルではメインルーチ
ンの次のマイクロ命令（ 即ちＭＵＬ 命令） が実行
される。
【００１１】しかしながら、図６の構成においてはサブ
ルーチンからの戻り番地を退避するレジスタ（ＢＭＩＡ
９ ）が１段しかないため、サブルーチン中で他のサブ
ルーチンを呼び出す（サブルーチンのネスティング）と
、ＢＭＩＡ４ が後のサブルーチンの戻りアドレスで上
書きされてしまい、先のサブルーチンの戻りアドレスが
消滅してしまうので先のサブルーチンに復帰することが
不可能であり、サブルーチンのネスティングができなか
った。
ルーチンからの戻り番地を退避するレジスタ（ＢＭＩＡ
９ ）が１段しかないため、サブルーチン中で他のサブ
ルーチンを呼び出す（サブルーチンのネスティング）と
、ＢＭＩＡ４ が後のサブルーチンの戻りアドレスで上
書きされてしまい、先のサブルーチンの戻りアドレスが
消滅してしまうので先のサブルーチンに復帰することが
不可能であり、サブルーチンのネスティングができなか
った。
【００１２】
【発明が解決しようとする課題】上記のごとく従来のマ
イクロプログラム制御の計算機ではサブルーチンからの
戻り番地を退避するレジスタが１段しかないため、サブ
ルーチン中で他のサブルーチンを呼び出す（サブルーチ
ンのネスティング）が不可能であるという問題があった
。本発明はこのような点にかんがみて、マイクロプログ
ラムにおけるサブルーチンのネスティングを実現する手
段を提供することを目的とする。
イクロプログラム制御の計算機ではサブルーチンからの
戻り番地を退避するレジスタが１段しかないため、サブ
ルーチン中で他のサブルーチンを呼び出す（サブルーチ
ンのネスティング）が不可能であるという問題があった
。本発明はこのような点にかんがみて、マイクロプログ
ラムにおけるサブルーチンのネスティングを実現する手
段を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の課題は下記の如く
に構成されたマイクロサブルーチン制御方式によって解
決される。図１は、本発明の原理図である。
に構成されたマイクロサブルーチン制御方式によって解
決される。図１は、本発明の原理図である。
【００１４】マイクロアドレスレジスタ３ で指定され
る制御記憶１からマイクロプログラム命令を読み出し、
マイクロ命令レジスタ２ へ格納し、該マイクロプログ
ラム命令により制御を行い、汎用内部レジスタ５ と汎
用内部レジスタ・アドレスポインタ６ を備える計算機
に使用されるマイクロサブルーチン制御方式であって、
マイクロプログラムで読取書込を可能にしたマイクロア
ドレス退避用レジスタ４ を設け、該マイクロアドレス
退避用レジスタ４ を上記汎用内部レジスタ５ にマイ
クロプログラムで複数回場所をずらして退避し、該退避
した上記汎用内部レジスタ５ のアドレスを記憶する退
避場所の指定を上記汎用内部レジスタ・アドレスポイン
タ６ で行うことにより、マイクロプログラムの多重サ
ブルーチン呼び出しを行うように構成する。
る制御記憶１からマイクロプログラム命令を読み出し、
マイクロ命令レジスタ２ へ格納し、該マイクロプログ
ラム命令により制御を行い、汎用内部レジスタ５ と汎
用内部レジスタ・アドレスポインタ６ を備える計算機
に使用されるマイクロサブルーチン制御方式であって、
マイクロプログラムで読取書込を可能にしたマイクロア
ドレス退避用レジスタ４ を設け、該マイクロアドレス
退避用レジスタ４ を上記汎用内部レジスタ５ にマイ
クロプログラムで複数回場所をずらして退避し、該退避
した上記汎用内部レジスタ５ のアドレスを記憶する退
避場所の指定を上記汎用内部レジスタ・アドレスポイン
タ６ で行うことにより、マイクロプログラムの多重サ
ブルーチン呼び出しを行うように構成する。
【００１５】
【作用】マイクロプログラムで読取書込を可能にしたマ
イクロアドレス退避用レジスタ４ を設け、該マイクロ
アドレス退避用レジスタ４ を上記汎用内部レジスタ５
にマイクロプログラムで複数回場所をずらして退避し
、該退避した上記汎用内部レジスタ５ のアドレスを記
憶する退避場所の指定を上記汎用内部レジスタ・アドレ
スポインタ６ で行う。
イクロアドレス退避用レジスタ４ を設け、該マイクロ
アドレス退避用レジスタ４ を上記汎用内部レジスタ５
にマイクロプログラムで複数回場所をずらして退避し
、該退避した上記汎用内部レジスタ５ のアドレスを記
憶する退避場所の指定を上記汎用内部レジスタ・アドレ
スポインタ６ で行う。
【００１６】これによりサブルーチンから戻るときのア
ドレスを多重に汎用内部レジスタ５ に記憶するのでマ
イクロプログラムの多重サブルーチン呼び出しが可能と
なる。
ドレスを多重に汎用内部レジスタ５ に記憶するのでマ
イクロプログラムの多重サブルーチン呼び出しが可能と
なる。
【００１７】
【実施例】図２は本発明の実施例の構成を示す。図にお
いて、５はマイクロ命令で操作する汎用内部レジスタ（
以下ＬＳと略する）、６は複数の汎用内部レジスタを選
択する汎用内部レジスタアドレスポインタ（ＬＡと略す
る）、１４はＬＡを±１する±１回路、１５はＬＳ５
及びＭＰＸ１３へ送出するデータを選択する選択回路（
以下ＭＰＸと略する）、１３はマイクロアドレス退避
用レジスタ４ に格納するデータを選択する選択回路（
以下ＭＰＸと略する）その他図６と同一符号の物は同
一物である。
いて、５はマイクロ命令で操作する汎用内部レジスタ（
以下ＬＳと略する）、６は複数の汎用内部レジスタを選
択する汎用内部レジスタアドレスポインタ（ＬＡと略す
る）、１４はＬＡを±１する±１回路、１５はＬＳ５
及びＭＰＸ１３へ送出するデータを選択する選択回路（
以下ＭＰＸと略する）、１３はマイクロアドレス退避
用レジスタ４ に格納するデータを選択する選択回路（
以下ＭＰＸと略する）その他図６と同一符号の物は同
一物である。
【００１８】以下図３に示す実施例のマイクロプログラ
ム、図４の実施例におけるタイムチャート、図５の実施
例におけるＬＳの格納状況を併せて説明する。メインル
ーチン中でサブルーチンＡをコールし、さらにサブルー
チンＡ中でサブルーチンＢをコールする場合が図３のプ
ログラムであり、メインルーチンからサブルーチンＡを
コールするまでは従来と同じである（図４のタイムチャ
ートのＴ１１，Ｔ１２，） 。図４のタイムチャートの
Ｔ１６ でサブルーチンＢをコールする前にファームウ
ェアでＬＡ６ を１減じた後（ 即ちＤＥＣ ＬＡを実
行する。） 、ＢＭＩＡ４ を退避するため、ＬＡ６
で示されるＬＳ５ にＢＭＩＡ４ に格納されているサ
ブルーチンの戻りアドレスを退避する（ 即ち ＭＯ
ＶＥ ＢＭＩＡ を実行する。図５の■）。
ム、図４の実施例におけるタイムチャート、図５の実施
例におけるＬＳの格納状況を併せて説明する。メインル
ーチン中でサブルーチンＡをコールし、さらにサブルー
チンＡ中でサブルーチンＢをコールする場合が図３のプ
ログラムであり、メインルーチンからサブルーチンＡを
コールするまでは従来と同じである（図４のタイムチャ
ートのＴ１１，Ｔ１２，） 。図４のタイムチャートの
Ｔ１６ でサブルーチンＢをコールする前にファームウ
ェアでＬＡ６ を１減じた後（ 即ちＤＥＣ ＬＡを実
行する。） 、ＢＭＩＡ４ を退避するため、ＬＡ６
で示されるＬＳ５ にＢＭＩＡ４ に格納されているサ
ブルーチンの戻りアドレスを退避する（ 即ち ＭＯ
ＶＥ ＢＭＩＡ を実行する。図５の■）。
【００１９】次にタイミングＴ１６ でサブルーチンＢ
コールを行う（ＣＡＬＬ ’ＳＵＢ Ｂ’） 。この時
点でＢＭＩＡ４ 中のメインルーチン戻りアドレスは破
壊され、サブルーチンＡ戻りアドレスがセットされる（
Ａ１が格納される。）。次にタイミングＴ２０ でサ
ブルーチンＢにおいてサブルーチンリターン（ＲＴＮ）
が指示されサブルーチンＡに戻ると次のタイミングＴ
２１ でサブルーチンＡにおいてＬＡが指定する位置の
ＬＳ５ から戻りアドレスを読み出してＢＭＩＡ４ に
セットする（即ち ＭＯＶＥ （ＬＡ），ＢＭＩＡ を
実行する。） 。この動作によりメインルーチン戻りア
ドレス（ Ｍ１） がＢＭＩＡ４ にリストアされるの
で、この後のサブルーチンリターン指示によりメインル
ーチンに戻ることが可能になる。またサブルーチンの深
さが一段減ったのでタイミングＴ２２ でＬＡを１増加
する（ 即ち ＩＮＣ ＬＡ を実行する。） 。その
後メインルーチンに戻るためタイミングＴ２３ でサブ
ルーチンリターン（ＲＴＮ） が実行されるとＢＭＩＡ
４ の内容がＭＰＸ１６で選択され、即ちメインルーチ
ン戻りアドレス（ Ｍ１） が選択され、ＣＳ１ から
メインルーチンの次の命令（ ＭＵＬ ） が読み出さ
れる。
コールを行う（ＣＡＬＬ ’ＳＵＢ Ｂ’） 。この時
点でＢＭＩＡ４ 中のメインルーチン戻りアドレスは破
壊され、サブルーチンＡ戻りアドレスがセットされる（
Ａ１が格納される。）。次にタイミングＴ２０ でサ
ブルーチンＢにおいてサブルーチンリターン（ＲＴＮ）
が指示されサブルーチンＡに戻ると次のタイミングＴ
２１ でサブルーチンＡにおいてＬＡが指定する位置の
ＬＳ５ から戻りアドレスを読み出してＢＭＩＡ４ に
セットする（即ち ＭＯＶＥ （ＬＡ），ＢＭＩＡ を
実行する。） 。この動作によりメインルーチン戻りア
ドレス（ Ｍ１） がＢＭＩＡ４ にリストアされるの
で、この後のサブルーチンリターン指示によりメインル
ーチンに戻ることが可能になる。またサブルーチンの深
さが一段減ったのでタイミングＴ２２ でＬＡを１増加
する（ 即ち ＩＮＣ ＬＡ を実行する。） 。その
後メインルーチンに戻るためタイミングＴ２３ でサブ
ルーチンリターン（ＲＴＮ） が実行されるとＢＭＩＡ
４ の内容がＭＰＸ１６で選択され、即ちメインルーチ
ン戻りアドレス（ Ｍ１） が選択され、ＣＳ１ から
メインルーチンの次の命令（ ＭＵＬ ） が読み出さ
れる。
【００２０】以上サブルーチン中でのサブルーチン呼び
出しについて説明したがさらにネスティングが深くなっ
ても同様に対処可能である。
出しについて説明したがさらにネスティングが深くなっ
ても同様に対処可能である。
【００２１】
【発明の効果】以上の説明から明らかなように本発明に
よれば、ハードウェアの増加を伴わず任意の段数のサブ
ルーチンのネスティングを可能とするマイクロサブルー
チン制御方式を提供する、という著しい工業的効果があ
る。
よれば、ハードウェアの増加を伴わず任意の段数のサブ
ルーチンのネスティングを可能とするマイクロサブルー
チン制御方式を提供する、という著しい工業的効果があ
る。
【図１】 本発明の原理説明図
【図２】 本発明の実施例の構成図
【図３】 実施例のマイクロプログラム
【図４】
実施例におけるタイムチャート
実施例におけるタイムチャート
【図５】 実施例にお
けるＬＳの格納状況
けるＬＳの格納状況
【図６】 従来のマイクロプログ
ラム制御の計算機の構成
ラム制御の計算機の構成
【図７】 従来の動作のプログラムとタイムチャート
１ 制御記憶又はＣＳ
２ マイクロアドレスレジスタ又はＭＩＡ３
マイクロ命令レジスタ又はＭＩＲ４ マイク
ロアドレス退避用レジスタ又はＢＭＩＡ５ 汎用
内部レジスタ又はＬＳ ６ 汎用内部レジスタアドレスポインタまたはＬ
Ｓ１０ ステイタスレジスタ １１ 論理積回路 １２ ＋１加算回路 １３ ＭＰＸ２ １４ ±１回路 １５ ＭＰＸ３ １６ ＭＰＸ
マイクロ命令レジスタ又はＭＩＲ４ マイク
ロアドレス退避用レジスタ又はＢＭＩＡ５ 汎用
内部レジスタ又はＬＳ ６ 汎用内部レジスタアドレスポインタまたはＬ
Ｓ１０ ステイタスレジスタ １１ 論理積回路 １２ ＋１加算回路 １３ ＭＰＸ２ １４ ±１回路 １５ ＭＰＸ３ １６ ＭＰＸ
Claims (1)
- 【請求項１】 マイクロアドレスレジスタ（３） で
指定される制御記憶（１） からマイクロプログラム命
令を読み出し、マイクロ命令レジスタ（２） へ格納し
、該マイクロプログラム命令により制御を行い、汎用内
部レジスタ（５） と汎用内部レジスタ・アドレスポイ
ンタ（６） を備える計算機に使用されるマイクロサブ
ルーチン制御方式であって、マイクロプログラムで読取
書込を可能にしたマイクロアドレス退避用レジスタ（４
） を設け、該マイクロアドレス退避用レジスタ（４）
を上記汎用内部レジスタ（５） にマイクロプログラ
ムで複数回場所をずらして退避し、該退避した上記汎用
内部レジスタ（５） のアドレスを記憶する退避場所の
指定を上記汎用内部レジスタ・アドレスポインタ（６）
で行うことにより、マイクロプログラムの多重サブル
ーチン呼び出しを行うことを特徴とするマイクロサブル
ーチン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40150890A JPH04213726A (ja) | 1990-12-12 | 1990-12-12 | マイクロサブルーチン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40150890A JPH04213726A (ja) | 1990-12-12 | 1990-12-12 | マイクロサブルーチン制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213726A true JPH04213726A (ja) | 1992-08-04 |
Family
ID=18511335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40150890A Withdrawn JPH04213726A (ja) | 1990-12-12 | 1990-12-12 | マイクロサブルーチン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213726A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305015A (ja) * | 2007-06-05 | 2008-12-18 | Renesas Technology Corp | 信号処理装置および情報処理システム |
-
1990
- 1990-12-12 JP JP40150890A patent/JPH04213726A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305015A (ja) * | 2007-06-05 | 2008-12-18 | Renesas Technology Corp | 信号処理装置および情報処理システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |