JPS6244832A - 演算処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明はテーブル・メモリを用いたディジタルデータ
の乗算方式に係り、特にディジタル信号化された映像信
号の演算処理に好適な演算処理方式に関する。

〔従来技術とその問題点〕

ビデオ・カメラなどの映像機器から得られる映像信号に
は、種種の補正などの処理を要する。

これを第２図によって説明すると、この編２図は、いわ
ゆる３管式カラー・ビデオ・カメラで、被写体１の像を
レンズ２、色分解プリズム３によりＲ（赤）、Ｇ（緑）
、Ｂ（青）の３色に分解した上で各色剤の撮像管４−Ｒ
，４−Ｇ、４−Ｂに結像させ、プリアンプ５−　Ｒ，５
−Ｇ、　　５−　Ｂから各色の被写体像に対応した信号
を得るようになっているもので、このときの被写体１が
第３図に示すものとなっていたときには第４図に示すよ
うな波形の信号が得られることになる。これら第３図、
第４図で、ｌ、〜１．は走食線を、セしてｌ。

は帰線をそれぞれ表わし、時刻ｔ６からｔ、の帰線ｌ、
の期間がいわゆる帰線期間となる。なお、この走萱線ｌ
、〜１６による画像を１フイールドと呼び、通常は２フ
イールドを組合わせて１枚分の画像とする、いわゆる２
フィールド−１フレ一ム方式となっていることは周知の
とおりである。

こうしてプリアンプ５−Ｒ，５−Ｇ、５−Ｂの出力に得
られた映像信号は、撮像光学系などにより発生する不要
信号成分を除き、正しい信号状態に修正するための補正
回路６−’Ｒ，６−Ｇ、６−Ｂに入力され、所定の補正
処理が施こされたあとエンコーダ７によって輝度信号１
色差信号を作成し、ＮＴＳＣ，ＰＡＬ、或いはＳＢＣＡ
Ｍなどと呼ばれる所定の標準方式のカラービデオ信号と
して出力される。

ところで、上記したように、このようなビデオ・カメラ
などでは、補正回路６−Ｒ，６−Ｇ、　　６−Ｂが設け
られ、これにより種種の補正が行なわれるようになって
いるが、このような補正処理の一つにシェーディング補
正がある。

映像信号中に現われるシェーディングには黒シェーディ
ングと呼ばれるものと白シェーディングと呼ばれるもの
の２種類があり、このうち、画面の位置によって信号中
に直流分の変化として現われるのが黒シェーディングで
あり、画面の位置によって信号系のゲイン変化として現
われるのが白シェーディングである。

従って、黒シェーディングの補正には、偽の直流分をキ
ャンセルする加減算回路が、また白シェーディングの補
正にはゲインを補正することから乗算回路が必要となり
、かつ、それぞれごとにシェーディングを打消すための
補正波形発生回路が必要となる。このシェーディング補
正回路の構成を第５図に示す。

しかして、以上述べたような補正処理をアナログ回路で
行なうと、信号のＳ／Ｎ劣化、及び補正信号波形の不正
確さからくる補正の不完全さ等画像の品位を低下させて
しまう虞れが多い。

そこで、このような点に対処するため、第６図に示す構
成のディジタル式カメラが提案されている。これは各プ
リアンプ５−Ｒ〜の出力をＡ／Ｄコンバータ８−Ｒ，８
−Ｇ、８−Ｂによってディジタル信号に変換後、前述の
処理をＳ／Ｎ劣化等のないディジタル補正回路９−Ｒ，
９−Ｇ、９−Ｂによって行ない、ディジタルエンコーダ
１０によりディジタル的にＮＴＳＣ信号などの所定の方
式の信号に変換し、それをＤ／Ａコンバータ１１によリ
アナログ信号に再変換して出力するものである。

しかしながら、このディジタル式のカメラにおいても、
白シェープイン補正については次のような問題点がある
。すなわち、上記したように、白シェーディングは、画
面端部の光量がレンズ２により制限されることの他、撮
像管の偏向特性のムラなどにより、系のゲインが画面位
置により変化する現象であり、従って、この補正には、
基本的には第５図で説明したように、乗算回路が必要で
ある。しかして、ビデオ帯域で動作する速度を持つディ
ジタル乗算器は、アナログの乗算器と比較して四〜加倍
の価格であり、かつ、消費電力も１０〜加倍の３〜ＬＯ
Ｗにも達しており、従って、これをＲＧＢの各チャンル
ごとに計３個も用いなければならず、このため、このよ
うなディジタル方式のカメラでは、コストアップが著し
く、発熱などに対する特別な配慮が必要になるという問
題点がある。

そこで、このような問題点に対処するため、ディジタル
乗算処理に乗算器を用いず、メモリを用いるようにした
テーブル・メモリ方式によるものが知られており、以下
、このテーブル・メモリ方式によるディジタル乗算処理
について説明する。

このテーブル拳メモリ方式による乗算処理は、第７図に
示すように、乗算すべきテーブルをメモリＭ（例えばＲ
ＯＭ）のアドレス端子に入力し、データ端子に得られる
データを乗算結果Ａ−ｋｃとするもので、このとき、メ
モリＭのアドレス値で選択されるメモリ領域のそれぞれ
には、第８図に示すように、予め乗算すべきデータＡに
乗数ｋＣを掛は念仏を記憶しであるものである。

ところで、以上は、乗数ｋｃが定数であった場合であり
、このときには演算結果として得られるデータＡ、ｋｃ
＝Ｚの数は、テーブルがとり得る数値の数と同じになる
。つまりデータＡが８ビツトで表現されるもののときに
は、データＺの数は２８＝２５６個となる。

しかしながら、乗数の方もデータＡと同じく変数となっ
ている場合、つまり次のような場合には、Ａ（変数）×
Ｋ（変数）＝４１ データＺの数は、 （Ａのとり得る数）×（Ｋのとり得る数）＝Ｚとなり、
例えばデータＡも変数にも８ビツトのときには、２５６
Ｘ　２５６＝　６５５３６＝Ｚ　　となって、大きなメ
モリが必要になることになる。なお、乗数にのとり得る
値の数をＳ、各にの値をに１＋Ｊ・・・・・・ｋｇ−１
，に＠として表現した場合のテーブル・メモリのデータ
とアドレスの関係を第９図に、そして入力Ａ、にの接続
方法を第１０図に示す。

従って、このようなテーブル轡メモリ方式による乗算処
理方式においても、映鍬信号の白シニーディング抽圧に
おける如く、変数同志の乗算処理に適用した場合には、
メモリ容量が膨大になってコストアップになり易いとい
う問題点があった。

なお、この種のテーブル・メモリ方式に関連するものと
しては、例えば特開昭５９−２１１３９号公報を挙げる
ことができる。

〔目的〕

この発明は上記した問題点に対処し、変数同志の乗算に
適用してもメモリ容量が少くて済むようにしたテーブル
・メモリ方式による演算処理回路を提供するにある。

〔実施例〕

ゲイン（乗数Ｋ）が１．０近辺の値の場合、入力信号と
出力信号のビット数は、はぼ等しい関係となる（Ｋ＝１
．Ｏ，かつ入力データＡが８ビツトであれば、出力も８
ビツトとなる）。このため、入力データＡのとりうる数
と、乗算の結果がとりうる数もほぼ等しい数となり、入
力が１段変化したときには出力も１段変化する（入力が
ｎからｎ＋１に変化すると、出力もｍからｍ＋１に変化
する）。

この場合、入力を８ビツトとすると、出力も８ビツトと
なることから、アドレス数２５６（＝２’）、かつ、ビ
ット数も８ビツトのメモリが必要となる。

しかし、ゲインが、０．０近辺の小さな値の場合、入力
信号と出力信号のビット数の差は大となる（Ｋ　＝　０
．０６２５　、入力８ビツトであれば出力の最大値は１
６であり、出力のビット数は、４ビツトとなる）。この
ため、入力が１段変化しても、出力が１段変化すること
は少なくなる。例えば、Ｋ＝０．０６２５　＝　１／１
６の場合には、入力がｎからｎ＋１６にまで１６段変化
して始めて出力がｍからｍ＋１に１段だけ変化する。従
って、この場合には、入力信号の全ビットをメモリへ接
続する必要はなく、入力の上位ビットの接続だけで済む
。つまり、Ｋ＝０．０６２５の場合、入力が１６段変化
したことの判別が行なわれれば十分であるから、入力が
８ビツトのデータでも、王位の４ビツトはメモリに接続
する必要がない。

よって、アドレス数、データのビット数ともに前述のゲ
イン二１，０の場合と比較してかなり小さなメモリで済
む。例えば、Ｋ　＝　ｏ、　０６２５　、入力８ビツト
の場合、アドレス数１６．出力ビツト数４のメモリで十
分である。

そこで、本発明では、まず、１．０近辺の値を乗じる演
算を以下のように変形する。

ＡｘＫ＝Ａ−（１−Ｋ）ｘＡ　　　＝、＝、−・・・−
（１）この場合、Ｘ＝１であるから（１−Ｋ）＝ｏとな
り、（１−Ｋ）ｘＡの演算を行なうテーブル・メモリは
、小容量のもので可能となる。そして、本発明では、演
算結果ＡＸＫと、入力値Ａとの差Ａ−Ａ−Ｋをテーブル
のデータとしてメモリに記憶させておき、入力値との差
をとるだけで、目的とする演算を、より小さなテーブル
・メモリの使用により実現できるようにした点を特徴と
するものである。

以下、この発明の実施例を第１図により説明する。

データにの入力端子ｎは、メモリ加のＨアドレス端子に
接続され、もう一方のテーブルの入力端子塾は、その下
位１ビツトを除きメモリ加のＬアドレス端子に接続され
るとともに、全ビットが減算器２１の入力端子Ａ１に接
続される。

メモリ加のデータ出力端子は、減算器２１の入力端子Ｂ
１に接続される。そして、減算器２工の端子Ｃ１は、出
力端子冴に接続される。

以下、各部の動作について述べる。

減算器２１は、入力端子Ａ１及び入力端子Ｂ、に入力さ
れた信号レベルの差を端子Ｃ１に出力する。メモリ加は
、アドレス端子Ｈ，アドレス端子りに供給された信号列
によって指定したアドレスの内容をデータ端子に出力す
る。

ここで、メモリ加に書込まれているデータ（Ｋ−１）・
Ａとアドレスとの関係を示すと第１１図のようになる。

なお、この実施例では、一方の乗数Ｋが１．０から０．
５の範囲の場合を想定した例で、従って、一方の乗数デ
ータＡがとり得る数ｍと、演算結果Ａ−Ｋがとり得る数
ｍ−８との比は１／２、つまりｆｆｌ　°Ｓ／２になり
、このため、メモリ加のデータ出力の変化はアドレスの
２段の変化に対して１段となり、この結果、前に説明し
たように、データＡのとり得る数を１７２にして、つま
り１ビット切り捨ててメモリ加に入力するだけで済み、
メモリ加に必要なデータ数は、本来必要な数ｍｍｓに対
して１／２で間に合うことになる。

次に、上記（１）式にしたがって、このメモリ頒の出力
（Ｋ−１）・Ａと、一方の乗数データＡとを減算器２１
に入力してやれば、出力端子列に演算結果Ａ、Ｋを得る
ことができる。

従って、この実施例によれば、演算結果Ａ　−Ｋを得る
ために第７図の方式で必要としたメモリ容量の１／２の
メモリで済み、ローコスト化を図ることができる。

なお、この実施例では、上述のように、一方の乗数にと
して０．５〜１．０の範囲のものを想定しており、この
ために＝１．０という条件からかなり外れた状態になっ
ているので、上記のようにメモリ容量を１／２にしか減
少させることができなかったが、この発明によれば、デ
ータＫが１．０に近づくにしたがってメモリ減少効果が
大きくなり、例えばに＝０．７５〜１．０ならばメモリ
容量は１／４に、そしてＫ　＝　０．８７５〜１．０な
ら１／８にそれぞれ減少させることができ、ビット数も
１ビツトではなくて２ビツト、３ビツトと減らすことが
できる。

また、上記実施例では、０．５〜１．０を乗じる場合と
して、減算器２７を使用したが、この減算器を加算器と
すれば、１．０〜１．５を乗じる構成となる。

次に、本発明を白シェーディング補正に用いた実施例を
第１２図に示す。

補正信号発生回路部の出力は、入力端子ｎへ接続される
。入力端子器は、メモリ加のＬアドレス端子及び、加算
器２１の一方の入力端子へ接続される。メモＩＪ　２０
の出力は加算器２１のもう１つの入力端子へ接続される
。

次に、この実施例の動作を、入力端子邪に入力される映
像信号が第１３図に示す白シェーディング特性を持って
いた場合について説明する。なお、この例では、ｓ４．
　ｓ、　、　ｓ、　、　ｓ、の各画面位置における各ゲ
インＧ４．　Ｇ、　、　Ｇ、　、　Ｇ、とし、これらの
間に（Ｇ４　＞　Ｇｓ　＞　’ｈ　＞　Ｇｌ　）があっ
た場合のものである。この場合の各部の波形を第１４図
に示す。

画面は走査線ｌによって走査され、この走査線の情報は
時系列信号として順次出力される。その九め、第１３図
の画像の信号（９）は、第１４図に示すものとなり、こ
れが、端子幻へ印加される。補正信号発生回路あけ、走
査線ｌに同期したパルス謳及びフレームの開始時期に同
期したパルス３４に従い、補正信号３１を発生する。こ
の信号３１は、テーブル・メモリ加の上位アドレス端子
へ印加され、信号部が利用するべきテーブルＴを指定す
る。メモリ肋の各テーブルには、信号部に各々異なる乗
数を乗じた値と元の信号（資）との差が記憶されている
。

走査線１１を表現する期間ｔ。−１１において、ゲイン
Ｇ１の部分を走査している時の信号部のレベルは本来の
レベルＹではなく、白シェーディングのため０倍されて
Ｇ１・Ｙとなる。この時、メモリ加は補正信号３１によ
り信号部に（１／Ｇ、−１＞を乗じるテーブルＴ１が選
択され、（１／Ｇ、−１）Ｇ１・Ｙのレベルを有する信
号３２が出力される。その後、加算器２１により信号Ｉ
と信号３２が加算され、本来のレベルＹを持つ信号３３
が得られる。次に、Ｓ２の部分を走査するｔ、以後の時
刻には、テーブルＴ、が選択され、レベルがＧ、・Ｙの
信号部と、これに（１／Ｇ、−１）を乗じたレベルが（
１／ｃ、−ｔ）Ｇｚ・Ｙの信号３２が出力され、その後
、加算器２１により本来のレベルＹの信号に補正される
。

第１５図に、補正波形発生回路列の一構成例を示す。

白シェーディング情報を記憶したメモリ４１は、■方向
の位置を指定するアドレスＶと、Ｈ方向の位置を指定す
るアドレスＨが入力されると、ＶとＨに相当した位置の
補正情報を出力するものである。

カウンタ４２は、フレーム開始時ごとに発生するパルス
３４により初期化され、走査線に同期したパルス３５に
よりカウントを行ない、その出力値Ｖをメモリ４１のア
ドレスＶへ送ル。

カウンタ４３は、走査開始に同期したパルス３５により
初期化され、発振器４４からのクロック３６のカウント
を行ない、その出力値Ｈをメモリ４１のアドレスＨへ送
る。これらパルスの関係と出力の信号３１を第１６図に
示す。

信号Ｖはパルス３５０発生とともに出力値をかえていき
、パルス３４により値ｊＬ、Ｌとなり初期化される。信
号Ｈもクロック３６により出力値を変化させ、パルス３
５により、初期化される。第１７図に、メモリ４１のア
ドレスとＤａｔａ値の関係を示す。なお出力値に相当す
る補正波形を図の右側にアナログ的に表現した。

〔効果〕

本発明による演算処理方式によれば、減算器又は加算器
の追加だけで必要なテーブル・メモリの容量を大幅に減
少させることができるから、ローコストで消費電力の少
ない演算処理が可能になり、ディジタル方式のテレビジ
ョンカメラなどに適用してそのローコスト化、小型化に
役立つ演算処理方式を得ることができる。

【図面の簡単な説明】

第１図は本発明による演算処理方式の一実施例を示すブ
ロック図、第２図はアナログ方式のビデオ・カメラの一
例を示すブロック図、第３図は画面走査の説明図、第４
図は第３図の場合に得られる映像信号の説明図、箇５図
はシェーディング補正回路の説明図、第６図はディジタ
ル方式のビデオ・カメラの一例を示すブロック図、第７
図はテーブル・メモリ方式の説明図、第８図はテーブル
・メモリのアドレス値とデータ値をアナログ的に示した
説明図、第９図はテーブル・メモリ方式を拡張した場合
でのメモリのアドレス値とデータ値をアナログ的に示し
た説明図、第１０図はテーブル・メモリ方式の他の一例
を示した説明図、第１１図は本発明の一実施例における
メモリのアドレス値とデータ値をアナログ的に示した説
明図、第１２図は本発明を白シェーディング補正に適用
した一実施例のブロック図、第１３図は白シェーディン
グ特性の一例を示す説明図、第１４図は第１２図の動作
を説明するための波形図、第１５図はシェーディング補
正波形発生回路の一例を示すブロック図、第１６図はそ
の動作説明用の波形図、第１７図は同じくそのメモリの
アドレス値とデータ値の関係を示す説明図である。 加・・・・・・テーブル・メモリ、２１・・量減算器、
２２・・・・・・データにの入力端子、２３・・間デー
タへの入力端子、２４・・・・・・データＡ−にの出力
端子。 第１１図 第１２図 ３Ｉ　　：ｉｚ　　ｓｓ　　５４ 第１５図 第１７図

Claims (1)

【特許請求の範囲】
1. データＡとデータＫの乗算をテーブル・メモリで行なう
   ようにした演算処理方式において、上記データＡとデー
   タＫを入力として演算結果（Ｋ−１）・Ａを出力するテ
   ーブル・メモリと、これらデータＡと演算結果（Ｋ−１
   ）・Ａとの加算及び減算の少くとも一方の演算結果を与
   える演算回路とを設け、この演算回路の出力にデータＡ
   とデータＫとの乗算結果を得るように構成したことを特
   徴とする演算処理方式。