JPS6242539A - 化学感応性半導体装置及びその製造方法 - Google Patents

化学感応性半導体装置及びその製造方法

Info

Publication number
JPS6242539A
JPS6242539A JP18180986A JP18180986A JPS6242539A JP S6242539 A JPS6242539 A JP S6242539A JP 18180986 A JP18180986 A JP 18180986A JP 18180986 A JP18180986 A JP 18180986A JP S6242539 A JPS6242539 A JP S6242539A
Authority
JP
Japan
Prior art keywords
wafer
semiconductor
substrate
etching
devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18180986A
Other languages
English (en)
Inventor
クラエス・イヴアン・ニーランデル
イアン・アリグザーンダー・シヤンクス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unilever NV
Original Assignee
Unilever NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unilever NV filed Critical Unilever NV
Publication of JPS6242539A publication Critical patent/JPS6242539A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01NINVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N27/00Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
    • G01N27/26Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating electrochemical variables; by using electrolysis or electrophoresis
    • G01N27/403Cells and electrode assemblies
    • G01N27/414Ion-sensitive or chemical field-effect transistors, i.e. ISFETS or CHEMFETS
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Molecular Biology (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Weting (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Dicing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は化学的感応性を有する半導体装置、例えばしば
しばchemfetと称される化学感応型FETトラン
スデユーサ(トランジスタ)、及びその製法、特にこの
種の装置のカプセル封入法に係る。
発明の背景 Chcmfetの製法は文献に広く開示されている。
−例として米国特許第4.020.830号を参照され
る。
この種の装置は特定のドーピング極性を持つ半導体基板
材料を用いてそれ自体公知の方法により形成される電界
効果トランジスタで基本的に椛成され、基板の表面に互
いに間隔をおいて配置された一対の拡散l1)i1)が
基板と逆のドーピング極性を有し、電気的絶縁材料層が
前記拡散領域と該領域と性又は選択性は、装置を適切な
起電力源に接続した時に前記2つの拡散領域の間に生じ
る電界を変調すべく、1種以上の物質と相互作用を引起
こす性質を持つ材料で第2の被覆層を形成することによ
り達成しくqる。この変調は前記物質の化学的性質に依
存し、且つこれら性質の測定を可能にする。
そのため前記被覆層の種類の選択により、特にイオン活
性、免疫化学濃度、還元可能ガス濃度及び酵素濃度の測
定が原理的に可能になる。
この種の装置は極めて小型に形成し得るため、体内の化
学的性質をin vivoで検出、測定及びモニターす
るために動物又はヒトの体内に挿入し得るブロー7の一
体化部分として使用できる。
しかしながらこの種の装置には、電界効果トランジスタ
を構成する殆んどの場合シリコン結晶で形成される基板
を、その劣化及び腐蝕を回避するために、測定されるべ
き流体と電気的又は化学的に直接接触させてはならない
という問題がある。
そのため窒化シリコンの如き不動態化作用のある]−テ
ィングを半導体製造の一部分として施用する。経済1の
理由から、電界効果トランジスタは各シリコン結晶ウェ
ーハ上に大量に形成され、前記処理完了後にそのウェー
ハが複数の小さいユニットに切断される。このような方
法では結果として各ユニットのれ部でシリコン材料が露
出されることになる。従ってこれら露出縁部もカプセル
封入する必要が生じる。しかしながらこの被覆処理は公
知の半導体技術では全く不可能であるか、又は少なくと
も容易には実施できない。これまではエポキシ又はポリ
イミドの如きポリマーを用いて個々の装置のカプセル封
入を行なってきた。
化学感応性FETトランスデユーサを、当該装置と接触
することになる流体に対して化学的活性を本質的に示さ
ず、且つ前記流体に対して本質的に非浸透性であるよう
な材料でカプセル封入することは既に知られている。
実験的条件下において少量生産できても、この種の装置
を天吊生産ベースで製造することはこれまでのところ経
済的に難しいものとされている。
英国特許第201001)号(にuraray)には、
シリコンプレーナ技術とそれに次ぐチップのエツチング
及び窒化ケイ素層の形成とによって櫛状構造体を残し、
針状chemfet装置の列が共通の半導体ウェーハ背
骨から突出するようにするchen+fetアレイの形
成法が開示されている。基板ウェーハ上に形成された複
数の針状装置を完全に被覆するように窒化ケイ素のコー
ティングを行なえば、多針の未保護表面はウェーハの残
りの部分から多針を切り離した後に残る表面だけという
ことになる。この未保護端面を当該装置へのオーミック
接続と共に、適切な化学的不活性及び電気的絶縁性を有
する不透過性材料のカプセル封入用サポート内に埋め込
めば、全体的保護が可能になる。しかしながらこれら針
状装置は特殊なものであり、その製法は複雑で標準的な
ものではない。英国特許第201001)号で必要とさ
れる半導体装置形成法はまた、重要な点で現在の標準的
プレーナ半導体装置製造技術から逸脱しており、従って
コストが高くなる。
別の方法として、シリコンFET装置をサファイヤ基板
上に形成するという現在使用可能な商業化された技術を
用い、(9られた装置を窒化ケイ素でカプセル封入する
ことも提案されている。これにツイテは”NECDev
elops Blo−3ensor Devicewi
th [nzyme Hembrane Proces
s″、 Journal ofElec【ronic 
Engineering、1984年10月、20〜2
1ページを参照されたい。しかしながらこの技術は通常
の技術より高価であり、主に特殊な用途に使用される。
発明の概要 本発明の目的は、標準的な所謂大量シリコン製造技術に
容易に適合し得る、chemratの如きカプセル封入
半導体装置のカプセル封入法を提供し、且つこれら装置
の大量のカプセル封入を簡単に実施することにある。
本発明はまた、化学感応性を有する半導体装置を、シー
ル材料で包囲する前に腐蝕に対して完全に保護されるよ
うな形態に製造せしめる技術も提供する。
本発明は更に、標準的プレーナ半導体技術によって形成
され得る、即ち片側だけ層形成及びエツチング処理にか
けられる2次元アレイの形態に製造される化学感応性電
界効果装置も提供する。
本発明の一つの形態によれば、カプセル封入された半導
体装置、特に例えば元来化学感応性を有するか又は侵で
この性質を与えられた半導体装置の製造方法を提供する
。この製造方法はそれ自体公知のプレーナ半導体形成技
術を用いて複数の半導体装置、例えば化学感応性を持つ
電界効果トランジスタをウェーハ上に間隔をあけて形成
し、このようにして形成された複数の装置の間をエツチ
ング処理し、且つエツチングによって得た装置アレイを
不動態化する(即ち保護材料層によって腐蝕等に対する
保護を与える)ことからなり、ウェーハを不活性ソリッ
ドシート基板上に載置し、それ自体公知の半導体装置形
成技術によって前記ウェーハを処理した後、選択的エツ
チング処理によって該ウェーハを複数の分離した半導体
装置担持ウェーハ材料部分に分割し、各部分はく例えば
セラミック性の)基板上に載置されており、これら装置
を不動態化処理にかけて不1)J態化材料で被覆し、そ
の侵でエツチング処理によりオーミック接続用位置を露
出させ、次いで基板シートを(オーミンク接触位置を除
いて)半導体ウェーハ材料が不動態化材料によって完全
に被覆されているような複数の(例えば化学感応性)半
導体装置担持部分に切断又は破断することによって装置
を分離することを特徴どする。
本発明はまた別の形態として、シリコンウェーハ上に形
成されたF E T’ t−ランスデューサの如き化学
感応性を持つ半導体装置のカプセル封入の方法を提供す
る。この方法は下記のステップからなる。
1)例えばLPGVD又はプラズマCVD法等を使用し
てウェーハ全体を窒化ケイ素、酸化アルミニウム又はそ
の他の不動態化材料でコーティングする。
2)コーティング処理したウェーハを、後のコーティン
グ及びエツチング処理に耐え得る接着剤を用いてセラミ
ック又は他の適当な基板上に載置し、アセンブリを構成
する。
3)(例えば従来の)フォトリトグラフ技術及び化学的
エツチングを用いて窒化ケイ素層と、場合によっては仙
の任意の不動態化材料とをトランスデユーサもしくは他
の装置の周りの領域から除去し、トランスデユーサノ゛
又は他の装置の上に窒化ケイ素及び/又は他の不動態化
材料を島状に残す。
4)前のステップで窒化ケイ素及び/又は他の不1)1
J態化材料の除去により露出されて残った半導体(例え
ばシリコン)ウェーハ材料を同様に除去する。
5)前記アセンブリの表面全体に亘って別の窒化ケイ素
及び/又は他の不動態化材料の層をデポジットし、それ
によって露出半導体例えばシリコンと残りの前記不動態
化層(例えば窒化ケイ素層)とを全て被覆する。
6)光硬化性樹脂をデポジットし、露光及びエツチング
を行なって(例えば従来技術を使用して)例えばFET
トランスデユーサの如き装置へのオーミック接続が形成
されることになる領域内の不動態化材料、例えば窒化ケ
イ素を除去する(場合によっては前記装置のゲート領域
を被覆する不動態化材料の厚みの一部分も除去する)。
7)(例えば従来の)フォトリトグラフ技術及び化学的
エツチングによって、(未だ存在しない場合には)前記
オーミック接続を形成すべく導電材料をデポジットする
8)このアセンブリを切断又は他の方法によって個々の
ユニットに分離する。各ユニットは少なくとも1つの半
導体装置を含む。
本発明は更に、半導体装置アレイと、これらアレイから
の分離によって得られる個々の装置とにも係わる。本発
明の半導体装置アレイは不活性担持基板の表面に載置さ
れるメサ形状の複数の装置からなり、これら装置を担持
する半導体ウェーハをエツチングにかけて完全に切断し
、それによって前記載置装置をメサ形状に残すことによ
り形成され、不動態化材料がオーミック部分を除いて前
記装置構成半導体材料の表面を完全に被覆する。
このようにして形成された装置のオーミック接続は多く
の場合後で適切なシール材料、例えばエポキシ樹脂中に
埋め込まれる。
本明細書に記載の方法で構成されるユニットはそれに対
するオーミック接続が形成されることになる部分を除い
て窒化ケイ素又は他の不動態化材料の中に完全に封入さ
れ得、封入されたものは例えば、化学的に不活性の電気
絶縁材料からなり、オーミック接続形成後にユニットの
周りに固定される(例えばユニットの一端の周りに固定
されてオーミック接続を被覆する)ユニット支持構造体
等の中に封入され得る。
ユニットに対するオーミック接続は、通常当該ユニット
の化学感応性領域から離して配置するのが望ましい。こ
の場合は導電トラック又は他の導電手段をトランスデユ
ーサの構造の中に組込んでオーミック接続の位置を離す
ことが有利であり、これら導電トラック又は他の手段も
ここに記載の方法で自動的にカプセル封入され得る。
これに加えて又はこれに代えて、ユニットの化学的に感
応する領域をウェーハ上のトランジスタ領域から離して
遠い位置に配置するような構造の装置形態を与えること
が望まれることも多い。そのためには従来の電界効果ト
ランジスタをシリコンウェーハ上に形成し且つこれらト
ランジスタのゲート電極を、例えば導電トラック又は他
の導電手段をカプセル封入ステップの前にトランスデユ
ーサ構造の中に組込むことにより、遠くに配置された感
知電極(SenSinlJ electrode)と同
一電位に維持するようにし得る。
前記導電トラック自体が前記感知電極を含むようにして
もよく、その場合はオーミック接続用の窓と同様の方法
で窒化ケイ素層に窓を設け、且つ露出したトラックを適
切な膜材料、例えばイオン選択性pvciで被覆しさえ
すればよい。
別の方法として、導電トラック構成材料が感知電極の形
成に適していない場合には、感知電極を必要とする場所
にやはり窓を設け、適切な電極材料をカプセル封入操作
の間又は後で任意の便利な方法によりデポジットし、そ
の後で電極材料を前述の如き適切な膜材料により被覆す
るようにすることができる。
通常は金又は白金からなる偽基準電極(pseud。
rarer、ence cletrode)を真空デポ
ジション、スクリーンプリンティング又は他の方法で例
えば絶縁性セラミック基板の下面にアセンブリ切断前に
形成し、各ユニットがその下側に偽基準電極を有するよ
うにしてもよい。あるいはこのような別の電極はユニッ
トの他の任意のアクセス可能な表面に配置してもよい。
本発明を実施においては、不活性ソリッドシート基板は
、その上に半導体ウェーハの載置く例えばエポキシ樹脂
接着剤使用)が可能であり且つ複数の部分に破断又は切
断できるような任意の材料、特に例えばセラミックもし
くはプラスチック材料、又はガラスもしくは金属基板の
中から選択し得る。
通常は絶縁性基板が好ましい。好ましい材料の特定例と
しては、ハイブリッド電子回路の製造で従来より使用さ
れているようなセラミックシート及びポリイミドシート
、例えば「にapton Jフィルム(DuPont社
製商品の商標)が挙げられる。基板の厚みは例えば約1
〜21′I1mのオーダーが適切である。
不活性基板へのウェーハの固定に使用される接着剤(例
えばエポキシ樹脂)に応じて適当な温度も決定される。
適切な不動態化材料即ち保護材料としては例えば窒化ケ
イ素、酸化アルミニウム及び酸化タンタルの他に、特に
例えば下記の実施例の外側不動態化材料層に関してはポ
リイミドの如きプラスデック材料が挙げられる。本明細
書で説明するように窒化ケイ素、酸化アルミニウム又は
酸化タンタルの薄層のみが5A置のチャネル(ゲート)
領域を被覆することは重要な意味を有し得る。
本発明の一実施態様ではその上に半導体装置アレイ(例
えば化学的に感応するFET)が形成された半導体ウェ
ーハを使用し得、全体を窒化ケイ素の如き不動態化材料
で被覆し得る。このようなウェτハを本明細書に記載の
如き基板シート上に載置し、次いで基板シート上に複数
の島を形成するためのウェーハのエツチング処理と、露
出面金ての不動態化処理とを本明細書に記載のその他の
条件下で実施することができる。
本発明の別の実施態様では半導体ウェーハを基板シート
上に載置し、この載置状態でウェーハに全ての装置形成
及びエツチング処理を行ない得る。
使用するプレーナ処理法の種類は使用する基板及び他の
材料のく特に高温に対する)安定性に適合するものを選
択する。例えば基板がセラミックシートの場合には、低
圧化学蒸着(R高約900℃)又はプラズマ化学蒸着(
R高約300℃)を使用し得る。プラスチック基板を使
用する場合には、適切な低温技術の方が遥かに好ましい
。例えばポリイミドの如きプラスチックの不動態化層を
使用する場合は、該材料を流動状に調製したもの、例え
ば適切な溶媒又は展延剤で希釈したものを吹付は又は浸
漬被覆することによってこの層をデポジットし得る。
以下添付図面に基づき非限定的実施例を挙げて本発明を
より詳細に説明する。
尚、これら図面は一定の比例に応じて描いたものではな
い。種々の寸法の一般的指針としては、ここで使用する
基板は通常的1〜3mmのオーダーの厚み、例えば約2
mmの厚みを有し得、シリコンウェーハ材料は通常的0
,1〜0.3mmのオーダーの厚み、例えば約0.2 
i+mの厚みを有し得、種々の不動態化用層は各々約0
.1から10μのオーダーの厚みを有し得、例えば窒化
ケイ素を使用する場合には約0.1μのオーダーの厚み
を有し得る。
第1図は規則的なアレイ(この具体例では複数のnl領
域からなる)か〈従来のフォトリトグラフ又は化学エツ
チング技術によって)形成されている1、処理後のシリ
コンウェーハ10の角の部分を示している。各領域ベア
、例えば13及び15(別のベアとして17.19も示
されている)は夫々電界効果トランスデユーサ(トラン
ジスタ)のソース及びドレインを規定する。これら複数
の装置のソースとドレイン接続の間にはチャネル、例え
ば12及び14が残される。
第2a図は第1図の線■−■による断面図を示している
第2b図から第2g図はやはり線I−Ifにょる断面図
であり、本発明のカプセル封入処理の種々のステップの
実施法を示している。
先ずウェーハを第2b図の如く窒化ケイ素で完全に被覆
する。この窒化ケイ素コーティングは符号16で示され
ている。
被覆ウェーハを次に第2c図の如くセラミック材料基板
18上に配置し、且つ接着フィルム20によって固定す
る。
従来のマスキング技術及びエツチング技術を用いて、n
型領域の上とこれら領域につながる細長いトラック、例
えば13.15及び17.19とを除く窒化ケイ素部分
を選択的にエツチング技術する。即ち各装置全体を被覆
する窒化ケイ素部分をその場に残して装置の間の窒化ケ
イ素をエツチングにより除去する。その結果前られる細
長い島状の窒化ケイ素、即ちシリコンウェーへの表面の
n形材料をi’ll!覆する窒化ケイ素を第2d図に符
号22及び24で示した。
さらにエツチング技術(例えば前述と同様の)し、2つ
の島22及び24の間のシリコンも除去し、窒化ケイ木
で被覆されているシリコンの2つの島の間にシリコンを
含まないチャネル26を残す。第2e図では被覆22の
下のシリコンを符号28で示し、@覆24の下のシリ」
ンを符号30で示した。次いでこのアセンブリ全体を窒
化ケイ素で再び被覆する。
その結果第2f図に示すようにn型領域13.15及び
17.19の上(即ち各chemfet装置の上)の窒
化ケイ素の厚みが2倍になる。
導電トラック13.15及び17.19を露出させてト
ランスデユーサへのオーミック接続を確立すべ〈従来の
マスキング技術及びエツチング技術を用いて窒化ケイ素
被覆領域を除去する。このステップは第2q図に示され
ている。
所望であれば得られた装置に適切な化学的選択性を与え
るべく(公知方法で)、薄いフィルム状の選択性(例え
ばイオン選択性)バリヤをFETチャネルの材料の上に
デポジットする。このFETチャネルは図面では2つの
n型領域の間に配置されたp型材料の狭窄部分として示
されている。
この選択バリヤ内への、又はこのバリヤを介するイオン
拡散は、それ自体公知のプロセスでチャネル領域内の電
界を変化させる。この種の装置はこのようなフィルムが
なくても特定条件下では成る種の化学的測定(例えばp
H測定)に使用できる。
第2h図は2つのn型領域への電気接続を実施せしめる
2つの窓40.42を備えた完成後のトランスデユーサ
ユニットを平面図で示している。装置の使用時にそれを
介して化学的拡散が生起することになる選択的バリヤ材
料のデポジットフィルムは(存在する場合には)符号4
4で示す。
第2h図のトランスデユーサユニットはカプセル封入処
理後に基板18を、第29図の線46及び47に沿って
切断して、ユニットアレイの残りから当該ユニットを分
離することkより形成される。
切断後でもシリコンが露出されないことは明らかであろ
う。
第2a図から第2h図に示した方法の一変形例として、
第2f図のステップでデポジットされる全体的不動態化
層を半導体の直ぐ上の最初の層16と異なるものとして
もよい。このようにすれば第2g図の段階で、一番外側
の不動態化層の所定部分を適当な別のエツチング処理に
かけることにより、チャネル領域を被覆する不動態化層
の厚みを調節して減少することが可能になる。その結果
最終製品の感受性及び安定性が向丘し得る。
第3図は第2h図のユニットを斜視図で示している。こ
のユニットでは、トランスデユーサユニットの2つのn
型領域への電気接続は、ソース及びドレイン領域へのオ
ーミック接続をn型領域から遠い位置で実施せしめるた
めに、シリコンウェーハの表面に形成された導電トラッ
クによって実施される。第3図の具体例では、導電トラ
ックがソース及びドレイン領域の一体的延長部分として
形成されている。この導電トラックは符号48及び50
で点線で示した。導電接続パッドは夫々符号52及び5
4で示した。導体56及び58は電気回路内への1〜ラ
ンスデユーサの接続を可能にすべくバッド52゜54に
はんだ付けすることによって接続される。
第3図のトランスデユーサでは選択的バリヤ材料のフィ
ルム44が、該トランスデユーサのソース及びトレイン
を構成するn型材料の2つの領域の間の間隙の上の窒化
ケイ素コーティングの表面に配置されている。
第4a図から第4e図は本発明の別の実施態様による製
造プロセス全体を断面図で簡単に示している。
第4a図の段階は前述の実施態様によるプロセスの第2
C図の段階に類似している。ウェーハ10及び基板18
は第2C図の場合と同じである。接着剤は図示せず、第
2b図の層16に対応する全体的不動態化層も図示しな
かった。上方不動態化層は符号401で示した。エツチ
ングによって設けられた2対の開口402a、 403
aは夫々単−電界効実装置のソース及びドレインへのオ
ーミック接続位置に該当する。・ウェーハ10には電界
効果装置アレイが形成されている。複数の拡散領域は別
個には示さなかったが、このアレイの2つの装置での位
置を符号402.403で一般的に示した。
基板18はセラミックとすることができ、ウェーハ10
はシリコンで、不動態化の層401は窒化ケイ素で形成
し得る。
第4b図は第4a図の段階に更に別の2つの異なる不動
態化層404及び405を配置したものを示している。
前記2つの層は例えば夫々酸化ケイ素及び窒化ケイ素で
形成すると有利である。この実施例の重要な点の1つは
層404及び405を異なる材料で形成することにある
。これは後のステップで不活性基板上への孤立した半導
体メサの形成の後に、(第4C図から第4e図に示すよ
うに)幾何学的正確さは低くてよいエツチング処理を行
なって、最初にオーミック接続位置402a、 403
aを規定すべく正確度の高いエツチングによって形成し
た(第4a図の前)窒化ケイ素層401を余りエツチン
グすることなく前記オーミック接続位置を再び露出させ
ることができるようにするためである。
層404.405形成後はウェーハ10上の複数の装置
の間の領域を深くエツチング処理してウェーハ10をそ
の厚み全体に亘って切断し、先に形成した半導体装置を
担持し、基板18に結合しているつ1−ハ材料の互いに
分離した複数のメサからなるアレイを得る(第4C図)
。このエツチング操作はエツチング処理すべき層401
.404.405等の種類に応じて種々のエツチング試
薬を使用しながら段階的に実施し得る。この操作ステッ
プの後は別の全体的不動態化層407を、必要であれば
完成装置の主要カプセル封入層として機能するような十
分な厚み叫形成する(第4d図)。
最後に(第4e図参照)、例えば光硬化性樹脂の浸漬被
覆を使用し、異なる種類のエツチング処理すべき材料に
応じた2つのエツチングステップを使用する光硬化性樹
脂/エツチングプロセスを第4d図の結果得られた構造
体に施し、オーミック接続用接触位置を再び露出させる
。これらオーミック接続用位置にはオーミック接触材料
を具備しておいても(又はしなくても)よい。このエツ
チングの第1ステツプでは層405及び407(例えば
窒化ケイ素)(第4b図及び第4d図参照)をレベル4
08まで除去する。第2のエツチングステップでは下側
に規定された層404(例えば酸化ケイ素)を除去して
層401により規定されるオーミック接触用位置を露出
させる。層401はR404(例えば酸化ケイ素)のエ
ツチング剤による作用を殆んど受けないような材料(例
えば窒化ケイ素)からなる。このようにすると、一番下
側の不動態化層において接触開口を規定するのに必要で
あつたエツチングの正確さ程完全でなくてもよい正確さ
の、不動態化層の下の半導体装置の位置に対するエツチ
ング処理によって接触位置を露出させることができる。
前述の如き完全な正確さは、第4C図から第4e図のメ
サ構造のように凹凸の激しい輪郭では実現がより雌しい
最後に第4e図の製品を図示の点線に沿って装但し第4
8−e図の如き実施態様では第4a図のステップで規定
され設けられる開口402a、 403aは必ずしも必
要ではない。所望であれば第4e図に対応するステップ
の後で別の正確なエツチング処理を行なって前述の如き
開口を設けてもよい。
層401と異なる性質の材料で全体的不動態化層407
を形成する(例えばH401を窒素化物で形成し、層4
07をポリイミドで形成する)第4a図〜第4e図の方
法の別の変形例では、ステップ4Cの後で層405及び
404を順次エツチング処理することによってオーミッ
ク接触位置を露出させ、次いで[5407に対応する全
体的被覆層を配置し、その後この被覆層の、第4e図の
ステップで新たにエツチングしたものとして示されてい
る領域からの類推により、オーミック接続位置を包囲す
る所定領域と個々の装置のチャネル領域の部分を除去す
る。
場合によっては基板18と全体的不動態化層401とを
ポリイミドで形成してもよい。ポリイミドは溶媒希釈形
態の不動態化層として塗布し得る。
以E説明してきた方法で形成される装置は更に処理して
、電界効果トランジスタの如ぎ化学感応性半導体装置に
関して先に提案した多くの用途に使用し得る。
本発明は当業者には明らかなように様々に変形し得、本
明細書及び添付図面に示される特徴のあらゆる組合わせ
の使用も本発明の範囲に含まれるものである。
【図面の簡単な説明】
第1図は電界効果装置が形成された処理後のシリコンウ
ェー八を示す斜視図、第2a図から第2h図は前記装置
をカプセル封入するための本発明の方法の種々のステッ
プを示す説明図、第3図は第2a図から第2h図の方法
でカプセル封入した装置の斜視図、第4a図から第4e
図は本発明の別の方法の種々のステップを示す説明図で
ある。 10・・・・・・ウェーハ、13.17・・・・・・ソ
ース、15、19・・・・・・ドレイン、12.14・
・・・・・FETチャネル、16・・・・・・窒化ケイ
素コーティング、18・・・・・・基板、20・・・・
・・接着フィルム、  40.42・・・・・・窓44
・:・・・・選択的バリヤフィルム、48、50・・・
・・・導電トラック、52、54・・・・・・導電接続
パッド、56.58・・・・・・導体、401,404
,405,407・・・・・・不動態化層、 □402
a、 403a・・・・・・オーミック接続位置。 代理人弁理士 中  村    至 図面の浄!(内容に変更なし〕 手続ネ【霧1正書 昭和61年9月黛日 1、事件の表示   昭和61年特許願第181809
号2、発明の名称   化学感応性半導体装置及びその
製造方法3、補正をする者 事件との関係  特許出願人 名 称    ユニリーバ−・ナームローゼ・ペンノー
トシャープ 4、代 理 人   東京都新宿区新宿1丁目1番14
号 山田ビル(郵便番号160)電話(03)  35
4−8623(内容に変更なし)

Claims (8)

    【特許請求の範囲】
  1. (1)カプセル封入半導体装置の製造方法であって、そ
    れ自体公知のプレーナ半導体装置形成技術によりウェー
    ハ上に複数の半導体装置を間隔をおいて形成し、形成さ
    れた装置の間をエッチング処理し且つエッチングによつ
    て得た装置アレイを不動態化処理することからなり、 (a)前記ウェーハを不活性ソリッドシート基板上に載
    置し、 (b)前記ウェーハをそれ自体公知の半導体装置形成技
    術によって処理した後、選択的エッチング処理を行なつ
    て前記載置ウェーハを、複数の互いに分離され基板上に
    載置された半導体装置担持ウェーハ部分に分割し、 (c)前記装置を不動態化処理にかけて不動態化用材料
    で被覆し、次いでその上にオーミック接続位置を露出さ
    せるべくエッチングを行ない、 (d)基板シートを切断又は破断することによつて、不
    動態化材料によつて被覆されていない半導体ウェーハ材
    料部分が存在しない(オーミックコンタクト位置を除い
    て)ような、半導体装置を担持する複数の部分に前記装
    置を互いに分離させる、 ものである前記方法。
  2. (2)ステップ(b)の半導体装置形成技術を、基板上
    にウェーハを載置した後で使用する特許請求の範囲第1
    項に記載の方法。
  3. (3)半導体装置を表面に形成されて担持するウェーハ
    を基板上に載置する特許請求の範囲第1項に記載の方法
  4. (4)基板がセラミックシート材料からなる特許請求の
    範囲第1項から第3項のいずれかに記載の方法。
  5. (5)基板がプラスチック材料からなる特許請求の範囲
    第1項から第3項のいずれかに記載の方法。
  6. (6)1)表面に半導体装置アレイを担持する半導体ウ
    ェーハを不動態化材料で被覆し、 2)後のコーティング及びエッチング処理に耐え得る接
    着剤を用いて前述の如く被覆したウェーハを基板上に載
    置してアセンブリを形成し、 3)フォトリトグラフ法及び化学的エッチングを用いて
    装置の周りの領域から不動態化材料層を除去し、前記装
    置の上に不動態化材料を島状に残し、 4)ステップ3)での不動態化材料の除去により露出さ
    れて残つた半導体ウェーハ材料を同様にして除去し、 5)前記アセンブリの表面全体に別の不動態化材料層を
    デポジットし、それによって全ての露出半導体と先の不
    動態化層の残りとを被覆し、 6)光硬化性樹脂の塗布、露光及びエッチングを行なつ
    て、装置へのオーミック接続が形成されることになる領
    域内の不動態化材料を除去し、 7)フォトリトグラフ法及び化学的エッチングによつて
    導電材料をデポジットして、(未だ存在していない場合
    に)前記オーミック接続を形成し、 8)前記アセンブリを、各々が少なくとも1つの半導体
    装置を有するような個々のユニットに切断又は他の方法
    によつて分離する、 ステップからなる特許請求の範囲第1項に記載の方法。
  7. (7)ウェーハがシリコンからなり、表面に化学感応性
    FET装置を担持しており、基板がセラミック性であり
    、且つ不動態化材料が窒化ケイ素からなる特許請求の範
    囲第6項に記載の方法。
  8. (8)不活性担持基板の表面に載置された複数のメサ形
    状の装置からなる半導体装置アレイであつて、該アレイ
    は前記装置を担持する半導体ウェーハをエッチング処理
    して該ウェーハを完全に切断し、それによつて前記載置
    装置をメサ形状に残すことにより形成したものであり、
    前記装置を形成する半導体材料の表面がオーミックコン
    タクト位置を除いて不動態化材料により全て被覆されて
    いる半導体装置アレイ。 9 明細書中及び添付図面に記載された複数の特徴をい
    ずれかを1つ以上有する特許請求の範囲第1項に記載の
    方法並びに特許請求の範囲第8項に記載の装置アレイ及
    びそれからの導出物。
JP18180986A 1985-08-01 1986-08-01 化学感応性半導体装置及びその製造方法 Pending JPS6242539A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB8519373 1985-08-01
GB8519373A GB8519373D0 (en) 1985-08-01 1985-08-01 Encapsulation of fet transducers

Publications (1)

Publication Number Publication Date
JPS6242539A true JPS6242539A (ja) 1987-02-24

Family

ID=10583167

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18180986A Pending JPS6242539A (ja) 1985-08-01 1986-08-01 化学感応性半導体装置及びその製造方法

Country Status (3)

Country Link
EP (1) EP0211609A3 (ja)
JP (1) JPS6242539A (ja)
GB (1) GB8519373D0 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048196B2 (en) 2004-09-13 2015-06-02 International Rectifier Corporation Power semiconductor package

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4921591A (en) * 1987-10-13 1990-05-01 Taiyo Yuden Co., Ltd. Ion sensors and their divided parts
DE3870156D1 (de) * 1987-10-13 1992-05-21 Taiyo Yuden Kk Chemische sensoren und deren bestandteile.
KR100310220B1 (ko) * 1992-09-14 2001-12-17 엘란 티본 집적회로장치를제조하기위한장치및그제조방법
IL106892A0 (en) * 1993-09-02 1993-12-28 Pierre Badehi Methods and apparatus for producing integrated circuit devices
IL108359A (en) * 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices
US6117707A (en) * 1994-07-13 2000-09-12 Shellcase Ltd. Methods of producing integrated circuit devices
CA2862468A1 (en) 2012-01-23 2013-08-01 The Ohio State University Devices and methods for the rapid and accurate detection of analytes

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2220877A1 (en) * 1973-03-09 1974-10-04 Thomson Csf PIN diodes collectively made from PIN chip - are formed between electrodes by etching parallel trenches in two stages followed by separation
US4179794A (en) * 1975-07-23 1979-12-25 Nippon Gakki Seizo Kabushiki Kaisha Process of manufacturing semiconductor devices
JPS5466194A (en) * 1977-11-04 1979-05-28 Kuraray Co Fet sensor
DE3020068C2 (de) * 1979-05-30 1983-11-03 Olympus Optical Co., Ltd., Tokyo Chemisch empfindliche Meßzelle
DE2951063C2 (de) * 1979-12-19 1983-10-06 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zur Umhüllung einer elektrischen Schichtschaltung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048196B2 (en) 2004-09-13 2015-06-02 International Rectifier Corporation Power semiconductor package
US9620471B2 (en) 2004-09-13 2017-04-11 Infineon Technologies Americas Corp. Power semiconductor package with conductive clips

Also Published As

Publication number Publication date
EP0211609A2 (en) 1987-02-25
EP0211609A3 (en) 1989-02-08
GB8519373D0 (en) 1985-09-04

Similar Documents

Publication Publication Date Title
US4505799A (en) ISFET sensor and method of manufacture
US5068205A (en) Header mounted chemically sensitive ISFET and method of manufacture
US4437969A (en) Offset-gate chemical-sensitive field-effect transistors (OG-CHEMFETS) with electrolytically-programmable selectivity
US4791465A (en) Field effect transistor type semiconductor sensor and method of manufacturing the same
US6444487B1 (en) Flexible silicon strain gage
JP4212667B2 (ja) 圧力センサおよび電気化学的センサを組み合わせたセンサの製造方法
US5944970A (en) Solid state electrochemical sensors
US4456522A (en) Support and anchoring mechanism for membranes in selectively responsive field effect devices
US3994009A (en) Stress sensor diaphragms over recessed substrates
US6387724B1 (en) Method of fabricating silicon-on-insulator sensor having silicon oxide sensing surface
JPH1062383A (ja) 電気化学センサ
US4232326A (en) Chemically sensitive field effect transistor having electrode connections
JPS6242539A (ja) 化学感応性半導体装置及びその製造方法
EP0129915B1 (en) A method of manufacturing an integrated circuit device
EP0149330B1 (en) Isfet sensor and method of manufacture
JP3269536B2 (ja) 半導体装置
JPS61120958A (ja) ガラス応答膜を有するイオンセンサ
JPH0518935A (ja) ダイヤモンド薄膜イオンセンサ
JPH0679009B2 (ja) 化学センサ
JP3156681B2 (ja) 半導体歪みセンサ
JPH0452409B2 (ja)
JP2694818B2 (ja) 半導体電界効果型バイオセンサおよびその製造方法
JPH0339585B2 (ja)
JPS62135760A (ja) 半導体イオンセンサの製造方法
JPS60252253A (ja) Fetセンサ