JPS6242242A - Ｃｐｕの異常監視装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は複数のＣＰＵの異常監視装置に関する。

従来の技術 従来、ＣＰＵの異常復旧回路は独立したＣＰＵに個々に
備えており、異常の際には個々に独立してリセットが働
くようになっている。

発明が解決しようとする問題点 しかしながら、上記従来の独立に異常復旧回路を備えた
装置では、あるＣＰＵが正常状態のまま暴走等の異常に
なっても独立に自動復旧するため、装置の他のＣＰＵが
そのＣＰＵの異常復旧をそれと知ることができないので
、装置全体のＣＰＵの管理が一時中断するという問題が
あった。

本発明はこのような従来の問題を解決するものであり、
複数のＣＰＵのうち、いくつかのＣＰＵに他のＣＰＵの
異常監視を行なわせ、ＣＰＵの異常をすみやかに認識で
きるようにした装置を提供することを目的とするもので
ある。

問題点を解決するための手段 本発明は上記目的を達成するために、特定のＣＰＵが他
のＣＰＵのリセットが制御できるようにし、更にＣＰＵ
間の情報通信回路を用いて特定のＣＰＵに他のＣＰＵが
”正常”である旨を定期的に伝える機能を備えたもので
ある。

作　　用 本発明は上記のような構成により、あるＣＰＵが異常と
なるとその上位のＣＰＵに正常を伝えなくなる。すると
、上位のＣＰＵはそれを下位のＣＰＵの異常と認識する
ことができ、常に下位のＣＰＵの状態を管理することが
できる。

実施例 図は本発明の一実施例である集中管理制御型取締カメラ
装置のブロック図である。図において、取締カメラ装置
は大別して２つの装置に分類される。下位系の撮像部Ａ
側では、撮像カメラ３、フラッシュ４、光通信送信部６
等の速度違反車を撮像するためのすべての装置が含まれ
ており、１つのＣＰＵ１により、制御されている。上位
系の通信制御部Ｂ側では、遠隔にあるセンタと信号骨は
渡しするだめのインタフェース８と撮像部Ａ側と情報交
換する共有メモリ７、情報を処理するＣＰＵ２、ＣＰＵ
２の状態を監視する異常復旧回路９がある。また、リセ
ット関係では、撮像部Ａ側番装置のリセットはＣＰＵ１
が制御し、ＣＰＵ１のリセットの制御はＣＰＵ２が行い
、ＣＰＵ２のリセットは異常復旧回路９が行なっている
。なお、１ｏばＣＰＵ１の正常ステータス書込用の共有
メモリ７の空間を示し、１１はＣＰＵ１のリセット用出
力端子、５は速度計測用アンテナを示す。

次に上記実施例の動作について説明する。上記実施例に
おいて、ＣＰＵ１は自己が正常であるというステータス
を共有メモリ７に２分に１回書き込みをしている。また
通信制御部Ｂ側のＣＰＵ２は６分に１回、ＣＰＵ１が正
常であるというステータスを読み出し、その都度そのス
テータスを消去する。

このように上記実施例によれば、ＣＰＵ１が異常となれ
ば消去されたステータスは再度書き込まれないので、Ｃ
ＰＵ２はＣＰＵ１が暴走したことを知ることができる。

発明の効果 本発明は上記実施例により明らかなように、下位系のＣ
ＰＵが暴走する等の異常のとき、上位系はすみやかにそ
れを認識することができ、異常復旧回路が削減でき、ハ
ードの簡略化をはかることができる。

【図面の簡単な説明】

図面は本発明の一実施例におけるＣＰＵの異常監視装置
のブロック図である。 １・・・・・・撮像部制御ＣＰＵ、２・・・・・・通信
制御ＣＰＵ。 ３・・・・・・撮像カメラ、４・・・・・・フラッシュ
、５・・・・・・速度計測用アンテナ、６・・・・・・
光通信送信部、７・・・・・・通信用共有メモリ、８・
・・・・・インタフェース、９・・・・・・異常復旧回
路。

Claims (1)

【特許請求の範囲】
1. 複数のＣＰＵの各々が他の少なくとも１つの前記ＣＰＵ
   に対し定期的に正常信号を送る信号送出手段と、前記信
   号送出手段からの信号が途絶えることにより前記ＣＰＵ
   に異常が発生したと判断する判断手段と、前記異常が発
   生したＣＰＵに対し他の前記ＣＰＵから再起動をかける
   再起動手段とを有するＣＰＵの異常監視装置。