JPS6242238A - 待ち行列記憶装置 - Google Patents
待ち行列記憶装置Info
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- JPS6242238A JPS6242238A JP18233985A JP18233985A JPS6242238A JP S6242238 A JPS6242238 A JP S6242238A JP 18233985 A JP18233985 A JP 18233985A JP 18233985 A JP18233985 A JP 18233985A JP S6242238 A JPS6242238 A JP S6242238A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に待ち行列の処理に関
する。
する。
従来、情報処理システムにおける待ち行列は、主記憶の
特定アドレスに存在する待ち行列先頭ポインタにより指
示された待ち行列の要素が次の待ち行列要素を指示する
、いわゆる連鎖リスト構造により実現されていた。この
場合、待ち行列の要素は連鎖ポインタ、優先順位および
各種データから構成され、待ち行列が空の場合の待ち行
列先頭ポインタまたは空でない場合の待ち行列の最後の
要素の連鎖ポインタには「０」等の特別な値を格納して
次の要素が存在しないことを表示していた。
特定アドレスに存在する待ち行列先頭ポインタにより指
示された待ち行列の要素が次の待ち行列要素を指示する
、いわゆる連鎖リスト構造により実現されていた。この
場合、待ち行列の要素は連鎖ポインタ、優先順位および
各種データから構成され、待ち行列が空の場合の待ち行
列先頭ポインタまたは空でない場合の待ち行列の最後の
要素の連鎖ポインタには「０」等の特別な値を格納して
次の要素が存在しないことを表示していた。
以上の待ち行列で最も一般的に行なわれている優先順位
に従ったＦＩＦＯで操作する方法を述べる。まず、待ち
行列に新たな要素を加える（エンキューする）場合には
、待ち行列先頭ポインタから逐次要素をたどり、エンキ
ューすべき要素（Ａとする）の優先順位より低い優先順
位を持つ要素（Ｙとする）を見つけた場合、見つけた要
素Ｙと、それを指示している１つ前の要素または待ち行
列先頭ポインタ（Ｘとする）において、待ち行列先頭ポ
インタＸの連鎖ポインタまたは待ち行列先頭ポインタＸ
に要素人のアドレスを、要素Ａの連鎖ポインタに要素Ｙ
のアドレスを格納することによって、要素Ａを待ち行列
先頭ポインタＸと要素Ｙの間にエンキューし、見つから
ないまま１次の要素が存在しなくなった場合、１つ前の
要素家たは待ち行列先頭ポインタ（Ｚとする）において
、Ｚの連鎖ポインタまたは待ち行列先頭ポインタＺに要
素Ａのアドレスを格納することによって要素Ａを待ち行
列先頭ポインタＺの次にエンキューしていた。また、待
ち行列から要素を取り除く（デキューする）には、待ち
行列先頭ポインタが指示している要素（Ｂとする）にお
いて、待ち行列先頭ポインタに要素Ｂの１１鎖アドレス
のデータを格納することにより、要素Ｂをデキューして
いた。
に従ったＦＩＦＯで操作する方法を述べる。まず、待ち
行列に新たな要素を加える（エンキューする）場合には
、待ち行列先頭ポインタから逐次要素をたどり、エンキ
ューすべき要素（Ａとする）の優先順位より低い優先順
位を持つ要素（Ｙとする）を見つけた場合、見つけた要
素Ｙと、それを指示している１つ前の要素または待ち行
列先頭ポインタ（Ｘとする）において、待ち行列先頭ポ
インタＸの連鎖ポインタまたは待ち行列先頭ポインタＸ
に要素人のアドレスを、要素Ａの連鎖ポインタに要素Ｙ
のアドレスを格納することによって、要素Ａを待ち行列
先頭ポインタＸと要素Ｙの間にエンキューし、見つから
ないまま１次の要素が存在しなくなった場合、１つ前の
要素家たは待ち行列先頭ポインタ（Ｚとする）において
、Ｚの連鎖ポインタまたは待ち行列先頭ポインタＺに要
素Ａのアドレスを格納することによって要素Ａを待ち行
列先頭ポインタＺの次にエンキューしていた。また、待
ち行列から要素を取り除く（デキューする）には、待ち
行列先頭ポインタが指示している要素（Ｂとする）にお
いて、待ち行列先頭ポインタに要素Ｂの１１鎖アドレス
のデータを格納することにより、要素Ｂをデキューして
いた。
丘述した従来の方式では、待ち行列に要素をエンキュー
する毎に多量の主記憶の読出しアクセスを必要とする。
する毎に多量の主記憶の読出しアクセスを必要とする。
今、待ち行列の全要素数をｅ、待ち行列の優先順位数を
ｐとし、各優先順位に属する要素数が一様であると仮定
し、そこへ、優先順位の分布確率が一様な要素をエンキ
ューする場合を考えると、１回のエンキューにおける平
均主記憶読出しアクセス回数石は次の（１）式で求めら
れる。
ｐとし、各優先順位に属する要素数が一様であると仮定
し、そこへ、優先順位の分布確率が一様な要素をエンキ
ューする場合を考えると、１回のエンキューにおける平
均主記憶読出しアクセス回数石は次の（１）式で求めら
れる。
” ” （（１＋ｅ ｅ ’ ＋１）＋−＋−Ｌ（１＋
６ ｍ土＋ｌ）＋−ｐ ｐ
ｐ ｐ＋−（１＋６・−））
・・・・・・（１）Ｐ Ｐ 第１項目はエンキューしようとした要素の優先順位がｉ
である確率−とその時の主記憶読出しアクセス回数（１
＋６＊−＋ｌ）の積であり、主記憶読出しアクセス回数
（１＋ｅ・−＋りとは、待ち行列先頭ポインタの読出し
、優先順位がｉ以下である全要素の読出し、および優先
順位がｉ＋１以下の要素のうち先頭の１つの読出しの総
和である。（１）式は次のように変形できる。
６ ｍ土＋ｌ）＋−ｐ ｐ
ｐ ｐ＋−（１＋６・−））
・・・・・・（１）Ｐ Ｐ 第１項目はエンキューしようとした要素の優先順位がｉ
である確率−とその時の主記憶読出しアクセス回数（１
＋６＊−＋ｌ）の積であり、主記憶読出しアクセス回数
（１＋ｅ・−＋りとは、待ち行列先頭ポインタの読出し
、優先順位がｉ以下である全要素の読出し、および優先
順位がｉ＋１以下の要素のうち先頭の１つの読出しの総
和である。（１）式は次のように変形できる。
（２）式によれば優先順位数ｐが大きくなり、第２項が
無視できたとしても、１回のエンキューで（２＋ ７
）回、つまり全要素数ｅの半分以上の主記憶の読出しア
クセスを行なうため、処理実行には非常に長詩間を要し
てしまう、さらに、待ち行列は連続アドレスに整列して
いないために通常のキャッシュを有するシステムでは、
１回のエンキューで（２＋Ｔ）回もの要素をアクセスし
てしまうため、通常のキャッシュの有効なエントリを置
換してしまい、ひいてはシステム全体の性能低下を招い
ていた。
無視できたとしても、１回のエンキューで（２＋ ７
）回、つまり全要素数ｅの半分以上の主記憶の読出しア
クセスを行なうため、処理実行には非常に長詩間を要し
てしまう、さらに、待ち行列は連続アドレスに整列して
いないために通常のキャッシュを有するシステムでは、
１回のエンキューで（２＋Ｔ）回もの要素をアクセスし
てしまうため、通常のキャッシュの有効なエントリを置
換してしまい、ひいてはシステム全体の性能低下を招い
ていた。
本発明の待ち行列記憶装置は、
主記憶上に連鎖ポインタ、優先順位および他の必要なデ
ータを一組とした要素の連鎖リストによる待ち行列を有
する情報処理装置において、前記待ち行列に属する要素
の優先順位毎に、該優先順位を有する要素のうち最後の
要素のアドレスと連鎖ポインタのデータと該優先順位を
有する要素の数および前記待ち行列の先頭要素のアドレ
スを記憶する記憶手段と、 前記待ち行列に対する操作がエンキューなのかデキュー
なのかを表示する表示手段と、前記待ち行列に対する操
作を行なう要素の優先順位を保持する保持手段と、 前記保持手段に保持された優先順位と前記表示手段の内
容から前記記憶手段のアドレス情報を作成するアドレス
手段と、 前記表示手段と前記アドレス手段によって指示された前
記記憶手段の内容から前記記憶手段内の要素数を演算す
る演算手段と、 前記表示手段と前記アドレス手段により前記記憶手段の
内容を読出す読出し手段と、 前記表示手段と前記アドレス手段と前記演算手段と前記
保持手段と前記読出し手段により、主記憶上の待ち行列
にエンキューあるいはデキューの操作を行なうのに必要
な情報を前記記憶手段に形成する更新手段を有する。
ータを一組とした要素の連鎖リストによる待ち行列を有
する情報処理装置において、前記待ち行列に属する要素
の優先順位毎に、該優先順位を有する要素のうち最後の
要素のアドレスと連鎖ポインタのデータと該優先順位を
有する要素の数および前記待ち行列の先頭要素のアドレ
スを記憶する記憶手段と、 前記待ち行列に対する操作がエンキューなのかデキュー
なのかを表示する表示手段と、前記待ち行列に対する操
作を行なう要素の優先順位を保持する保持手段と、 前記保持手段に保持された優先順位と前記表示手段の内
容から前記記憶手段のアドレス情報を作成するアドレス
手段と、 前記表示手段と前記アドレス手段によって指示された前
記記憶手段の内容から前記記憶手段内の要素数を演算す
る演算手段と、 前記表示手段と前記アドレス手段により前記記憶手段の
内容を読出す読出し手段と、 前記表示手段と前記アドレス手段と前記演算手段と前記
保持手段と前記読出し手段により、主記憶上の待ち行列
にエンキューあるいはデキューの操作を行なうのに必要
な情報を前記記憶手段に形成する更新手段を有する。
このように、待ち行列の各優先順位毎の最終要素のアド
レス、連鎖アドレス、要素数を記憶する記憶手段を備え
、待ち行列へ要素をニジキューする場合にはその要素の
優先順位に該当する記憶手段をアクセスすることにより
、従来のような多数回の主記憶への読出しアクセスを不
要とし、待ち行列の操作に要する処理時間が飛躍的に短
縮される。
レス、連鎖アドレス、要素数を記憶する記憶手段を備え
、待ち行列へ要素をニジキューする場合にはその要素の
優先順位に該当する記憶手段をアクセスすることにより
、従来のような多数回の主記憶への読出しアクセスを不
要とし、待ち行列の操作に要する処理時間が飛躍的に短
縮される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の待ち行列記憶装置の一実施例を有する
情報処理装置のブロック図である。
情報処理装置のブロック図である。
この情報処理装置は、中央処理装置１と、待ち行列記憶
装置２と、連鎖ポインタ、優先順位および他の必要なデ
ータを一組とした要素の連鎖リストによる待ち行列を記
憶した主記憶３とから構成されている。
装置２と、連鎖ポインタ、優先順位および他の必要なデ
ータを一組とした要素の連鎖リストによる待ち行列を記
憶した主記憶３とから構成されている。
中央処理装置１は、ワークレジスタ１１と、アドレスレ
ジスタ１２と、データレジスタ１３と、これらを制御す
る制御部１０とから構成されている。
ジスタ１２と、データレジスタ１３と、これらを制御す
る制御部１０とから構成されている。
待ち行列記憶装置２は、待ち行列に属する要素の優先順
位毎に、アドレスエリア２１Ｏ１連鎖アドレスエリア２
１１、要素数エリア２１２に該優先順位を有する要素の
うち最後の要素のアドレスと連鎖ポインタのデータと該
優先順位を有する要素の数をそれぞれ記憶し、初期状態
で該待ち行列の先頭要素のアドレスをアドレスエリア２
１０に記憶する記憶装置（キャッシュメモリ）２１と、
待ち行列に対する操作を行なう要素の優先順位を保持す
る優先順位レジスタ２２と、優先順位レジスタ２２に保
持された優先順位から記憶装置２１のアドレス情報を作
成するメモリアドレスレジスタ２３およびアドレス演算
器２４と、待ち行列に対する操作が要素の追加（エンキ
ュー）なのか要素の取り除き（デキュー）なのかを表示
する、つまり前者の場合。
位毎に、アドレスエリア２１Ｏ１連鎖アドレスエリア２
１１、要素数エリア２１２に該優先順位を有する要素の
うち最後の要素のアドレスと連鎖ポインタのデータと該
優先順位を有する要素の数をそれぞれ記憶し、初期状態
で該待ち行列の先頭要素のアドレスをアドレスエリア２
１０に記憶する記憶装置（キャッシュメモリ）２１と、
待ち行列に対する操作を行なう要素の優先順位を保持す
る優先順位レジスタ２２と、優先順位レジスタ２２に保
持された優先順位から記憶装置２１のアドレス情報を作
成するメモリアドレスレジスタ２３およびアドレス演算
器２４と、待ち行列に対する操作が要素の追加（エンキ
ュー）なのか要素の取り除き（デキュー）なのかを表示
する、つまり前者の場合。
論理ｒｌＪが、後者の場合、論理「Ｏ」がセットされる
モードフラグ２５と、モードフラグ２５とメモリアドレ
スレジスタ２３によって指示された記憶袋ｆｆ１２１の
内容から記憶装置２１内の要素数を演算する要素数滴算
器２Ｂと、モードフラグ２５とメモリアドレスレジスタ
２３と要素数滴算器２６により、記憶装置２１の内容を
読出し、主記憶３上の待ち行列にエンキューあるいはデ
キューを行なうのに必要な情報を記憶装置２１に形成す
る制御回路２０とから構成されている。
モードフラグ２５と、モードフラグ２５とメモリアドレ
スレジスタ２３によって指示された記憶袋ｆｆ１２１の
内容から記憶装置２１内の要素数を演算する要素数滴算
器２Ｂと、モードフラグ２５とメモリアドレスレジスタ
２３と要素数滴算器２６により、記憶装置２１の内容を
読出し、主記憶３上の待ち行列にエンキューあるいはデ
キューを行なうのに必要な情報を記憶装置２１に形成す
る制御回路２０とから構成されている。
記憶袋！２１の１エントリはアドレスエリア２１０と連
鎖アドレスエリア２１１と要素数エリア２１２からなり
、全体で（優先順位数＋１）個のエントリからなる０本
実施例では、説明の簡単化のため、優先順位は０、■、
２．３の４個としたので、記憶装置２１は、５個のエン
トリから構成される。また、アドレスレジスタ１２、優
先順位レジスタ２２、メモリアドレスレジスタ２３、デ
ータレジスタ１３は２バイト、ワークレジスタ１１は４
バイト幅とする。 ′ 次に１本実施例における待ち行列記憶装置２の動作を第
２図〜第４図を用いて説明する。
鎖アドレスエリア２１１と要素数エリア２１２からなり
、全体で（優先順位数＋１）個のエントリからなる０本
実施例では、説明の簡単化のため、優先順位は０、■、
２．３の４個としたので、記憶装置２１は、５個のエン
トリから構成される。また、アドレスレジスタ１２、優
先順位レジスタ２２、メモリアドレスレジスタ２３、デ
ータレジスタ１３は２バイト、ワークレジスタ１１は４
バイト幅とする。 ′ 次に１本実施例における待ち行列記憶装置２の動作を第
２図〜第４図を用いて説明する。
第２図〜第４図は、記憶装置２１のデータの内容および
主記憶３内の待ち行列の要素の連鎖アドレスの値のみを
示しており、左側４桁の数字がアドレス、他の数字がデ
ータを意味する０例えば初期状態を示す第２図（ａ）で
は、記憶袋３２１のデータはアドレスｒ ０ＯＯＯＪか
らｒ ０００４Ｊまで同じで、アドレスエリア２１０に
は待ち行列先頭ポインタのアドレスｒ０１００Ｊが、連
鎖アドレスエリア２１１ と要素数エリア２１２には全
てｒＯＪが、主記憶３のｒｏ１００Ｊ番地にはｒ ０Ｏ
ＱＯＪがそれぞれ格納されている。なお、第２図（ａ）
、第３図（ｄ）、第４図（ａ）以外では新しく更新され
た部分のデータのみ記入されている。また、主記憶３の
待ち行列の要素は連鎖アドレスのみ図示されているが、
実際には、優先順位および各種データ等が附随している
。
主記憶３内の待ち行列の要素の連鎖アドレスの値のみを
示しており、左側４桁の数字がアドレス、他の数字がデ
ータを意味する０例えば初期状態を示す第２図（ａ）で
は、記憶袋３２１のデータはアドレスｒ ０ＯＯＯＪか
らｒ ０００４Ｊまで同じで、アドレスエリア２１０に
は待ち行列先頭ポインタのアドレスｒ０１００Ｊが、連
鎖アドレスエリア２１１ と要素数エリア２１２には全
てｒＯＪが、主記憶３のｒｏ１００Ｊ番地にはｒ ０Ｏ
ＱＯＪがそれぞれ格納されている。なお、第２図（ａ）
、第３図（ｄ）、第４図（ａ）以外では新しく更新され
た部分のデータのみ記入されている。また、主記憶３の
待ち行列の要素は連鎖アドレスのみ図示されているが、
実際には、優先順位および各種データ等が附随している
。
（１）エンキュー動作
第２図（ａ）に要素をエンキューする動作を説明する０
例として主記憶３の２０００番地に準備された要素を優
先順位ｒ０００１Ｊでエンキューする場合を考える。
例として主記憶３の２０００番地に準備された要素を優
先順位ｒ０００１Ｊでエンキューする場合を考える。
第１に、中央処理装ｆＪｌの制御１部ｌＯがデータレジ
スタ１３へのデータ格納後、制御回路２０へ指示し、制
御回路２０はモードフラグ２５に論理ｒｌＪを、優先順
位レジスタ２２に優先順位ｒ０００１Ｊをセットする０
次に、制御部ＩＯが待ち行列の読出し指示を行うと、制
御回路２０は主記憶３へのアクセスは行なわずに優先順
位レジスタ２２の内容をメモリアドレスレジスタ２３に
格納し、モードフラグ２５の論理ｒｌＪ信号に応答して
、メモリアドレスレジスタ２３の内容をアドレス演算器
２４によりｌ加算した値ｒ ０００２Ｊを再びメモリア
ドレスレジスタ２３へ格納し、これにより記憶装置１２
１のアドレスｒ ０００２Ｊのデータのうち、アドレス
エリア２１０と連鎖アドレスエリア２１１のデータｒ０
１００Ｊｒ ０ＯＯＯＪ をワークレジスタ１１に読出
す。
スタ１３へのデータ格納後、制御回路２０へ指示し、制
御回路２０はモードフラグ２５に論理ｒｌＪを、優先順
位レジスタ２２に優先順位ｒ０００１Ｊをセットする０
次に、制御部ＩＯが待ち行列の読出し指示を行うと、制
御回路２０は主記憶３へのアクセスは行なわずに優先順
位レジスタ２２の内容をメモリアドレスレジスタ２３に
格納し、モードフラグ２５の論理ｒｌＪ信号に応答して
、メモリアドレスレジスタ２３の内容をアドレス演算器
２４によりｌ加算した値ｒ ０００２Ｊを再びメモリア
ドレスレジスタ２３へ格納し、これにより記憶装置１２
１のアドレスｒ ０００２Ｊのデータのうち、アドレス
エリア２１０と連鎖アドレスエリア２１１のデータｒ０
１００Ｊｒ ０ＯＯＯＪ をワークレジスタ１１に読出
す。
第２に、制御部１０は、アドレスレジスタ１２にエンキ
ューすべき要素のアドレスｒ ２０００Ｊを格納し、デ
ータレジスタ１３にワークレジスタ１１のａｍアドレス
エリア１１１のデータｒ ０ＯＯＯＪを格納し、制御回
路２０へ書込みを指示する。制御回路２０はモードフラ
グ２５の論理ｒｌＪと上記書込み指示に応答して、メモ
リアドレスレジスタ２３で指示された記憶装２ｉ２１の
ｒ ０００２Ｊ番地のアドレスエリア２１０にアドレス
レジスタ１２の値ｒ ２０００Ｊを格納し、連鎖アドレ
スエリア２１１にデータレジスタ１３の値ｒ ０ＯＯＯ
Ｊを格納すると共に、要素数エリア２１２の値「００」
をモードフラグ２５の論理ｒｌｌに応答した要素数滴算
器２６でｒｌＪ加算した値「Ｏｌ」に更新する。制御回
路２０はこの時の主記憶３のｒ ２０００Ｊ番地にもデ
ータレジスタ１３の値ｒ ０ＯＯＯＪを書込む（第２図
（ｂ） ） 。
ューすべき要素のアドレスｒ ２０００Ｊを格納し、デ
ータレジスタ１３にワークレジスタ１１のａｍアドレス
エリア１１１のデータｒ ０ＯＯＯＪを格納し、制御回
路２０へ書込みを指示する。制御回路２０はモードフラ
グ２５の論理ｒｌＪと上記書込み指示に応答して、メモ
リアドレスレジスタ２３で指示された記憶装２ｉ２１の
ｒ ０００２Ｊ番地のアドレスエリア２１０にアドレス
レジスタ１２の値ｒ ２０００Ｊを格納し、連鎖アドレ
スエリア２１１にデータレジスタ１３の値ｒ ０ＯＯＯ
Ｊを格納すると共に、要素数エリア２１２の値「００」
をモードフラグ２５の論理ｒｌｌに応答した要素数滴算
器２６でｒｌＪ加算した値「Ｏｌ」に更新する。制御回
路２０はこの時の主記憶３のｒ ２０００Ｊ番地にもデ
ータレジスタ１３の値ｒ ０ＯＯＯＪを書込む（第２図
（ｂ） ） 。
第３に、制御回路２０は、メモリアドレスレジスタ２３
の値をアドレス演算器２４でｒｌＪ加算した値ｒ ００
０３Ｊで更新した後、メモリアドレスレジスタ２３で示
される記憶装置１２１の要素数エリア２１２が「００」
でなくなるか、メモリアドレスレジスタ２３が記憶装置
２１の最大アドレスｒｏｏ０４Ｊを越えるまで、ｒ ０
Ｏ０２Ｊ番地と同じデータを記憶装置２１に格納し、メ
モリアドレスレジスタ２３をアドレス演算器２４でｒｌ
Ｊ加算しつづける。ただし、この場合、要素数エリア２
１２および主記憶３は更新しない（第２図（Ｃ） ）
。
の値をアドレス演算器２４でｒｌＪ加算した値ｒ ００
０３Ｊで更新した後、メモリアドレスレジスタ２３で示
される記憶装置１２１の要素数エリア２１２が「００」
でなくなるか、メモリアドレスレジスタ２３が記憶装置
２１の最大アドレスｒｏｏ０４Ｊを越えるまで、ｒ ０
Ｏ０２Ｊ番地と同じデータを記憶装置２１に格納し、メ
モリアドレスレジスタ２３をアドレス演算器２４でｒｌ
Ｊ加算しつづける。ただし、この場合、要素数エリア２
１２および主記憶３は更新しない（第２図（Ｃ） ）
。
第４に、制御部ｌＯは、ワークレジスタ１１に格納され
ている更新前の記憶装置２１のｒＯＱＯ２Ｊ番地のデー
タのうちアドレスエリア１１０の値ｒｏ１００Ｊをアド
レスレジスタ１２に、エンキューすべき要素のアドレス
ｒ ２０００Ｊをデータレジスタ１３に格納後、制御回
路２０へ２度目の書込み指示を行なう、制御回路２０は
、この２度目の書込み指示に応答し、保持していた優先
順位レジスタ２２の値ｒｏｏ０１Ｊをそのままメモリア
ドレスレジスタ２３へ格納し、記憶装置２１のｒ０００
１Ｊ０００１Ｊレスエリア２１０にアドレスレジスタ１
２の値ｒｏ１００Ｊを、ｉ！ｌ鎖アドアドレスエリア２
１１−タレジスタ１３の値ｒ２０００Ｊを格納し、さら
に主記憶３のｒｏ１００Ｊ番地にもデータレジスタ１３
の偵ｒ２０００Ｊを潜込む０次に、制御回路２０は、メ
モリアドレスレジスタ２３で指示される記憶装置２１の
要素数エリア２１２が「００」でなくなるか、メモリア
ドレスレジスタ２３が記憶装置２１の最小アドレスｒ
００００」未満となるまで０００１番地と同じデータを
格納し、メモリアドレスレジスタ２３を「ｌ」減算しつ
づける。ただし、この場合、要素数エリア２１２と、主
記憶３は更新しない（第２図（ｄ） ） 。
ている更新前の記憶装置２１のｒＯＱＯ２Ｊ番地のデー
タのうちアドレスエリア１１０の値ｒｏ１００Ｊをアド
レスレジスタ１２に、エンキューすべき要素のアドレス
ｒ ２０００Ｊをデータレジスタ１３に格納後、制御回
路２０へ２度目の書込み指示を行なう、制御回路２０は
、この２度目の書込み指示に応答し、保持していた優先
順位レジスタ２２の値ｒｏｏ０１Ｊをそのままメモリア
ドレスレジスタ２３へ格納し、記憶装置２１のｒ０００
１Ｊ０００１Ｊレスエリア２１０にアドレスレジスタ１
２の値ｒｏ１００Ｊを、ｉ！ｌ鎖アドアドレスエリア２
１１−タレジスタ１３の値ｒ２０００Ｊを格納し、さら
に主記憶３のｒｏ１００Ｊ番地にもデータレジスタ１３
の偵ｒ２０００Ｊを潜込む０次に、制御回路２０は、メ
モリアドレスレジスタ２３で指示される記憶装置２１の
要素数エリア２１２が「００」でなくなるか、メモリア
ドレスレジスタ２３が記憶装置２１の最小アドレスｒ
００００」未満となるまで０００１番地と同じデータを
格納し、メモリアドレスレジスタ２３を「ｌ」減算しつ
づける。ただし、この場合、要素数エリア２１２と、主
記憶３は更新しない（第２図（ｄ） ） 。
以上の４段階をへて、主記憶３には１つの要素を持つ待
ち行列が形成され、記憶装置２１にも待ち行列にエンキ
ューを行なうのに必要な情報が形成されている（第３図
（ａ） ） 。
ち行列が形成され、記憶装置２１にも待ち行列にエンキ
ューを行なうのに必要な情報が形成されている（第３図
（ａ） ） 。
次に、主記憶３の２０８０番地に準備された要素を優先
順位ｒ ０００３Ｊでエンキューする。この場合、要素
のアドレスと優先順位が変った点と、第２図（Ｃ）に対
応する動作が省略される点景外は全く同じ動作で第３１
ｆｆｌ（ａ）、 （ｂ）、 （ｃ） 、第４図（ａ）の
ようになる。
順位ｒ ０００３Ｊでエンキューする。この場合、要素
のアドレスと優先順位が変った点と、第２図（Ｃ）に対
応する動作が省略される点景外は全く同じ動作で第３１
ｆｆｌ（ａ）、 （ｂ）、 （ｃ） 、第４図（ａ）の
ようになる。
（２）デキュー動作
第４図（ａ）から要素をデキューする動作を説明する。
第１に、中央処理装置ｌの制御部１０が制御回路２０に
対しモードフラグ２５を「０」にする指示を出し、アド
レスレジスタ１２に待ち行列先頭ポインタのアト°レス
ｒｏｌｏＯＪを格納後、読出しを指示する。制御回路２
０は、この指示とモードフラグ２５の論理「０」に応答
して主記憶３のｒ０１００Ｊ０１００Ｊ ２０００Ｊを
ワークレジスタ１１のアドレスエリア１１０に読出す。
対しモードフラグ２５を「０」にする指示を出し、アド
レスレジスタ１２に待ち行列先頭ポインタのアト°レス
ｒｏｌｏＯＪを格納後、読出しを指示する。制御回路２
０は、この指示とモードフラグ２５の論理「０」に応答
して主記憶３のｒ０１００Ｊ０１００Ｊ ２０００Ｊを
ワークレジスタ１１のアドレスエリア１１０に読出す。
第２に、制御部１０はワークレジスタ１１のアドレスエ
リア１１０の値ｒ ２０００Ｊをアドレスレジスタ１２
に格納して制御回路２０に読出しを指示する。読出し指
示は上記ｔＱ ３へ送られ、主記憶３のｒ ２０００Ｊ
番地の要素の連鎖アドレスｒ ２０８０Ｊと優先順位「
００旧」 （図示せず）がワークレジスタ１１に読出さ
れる。続いて、ワークレジスタｌｌ内の優先順位の値ｒ
０ＱＯＩＪを優先順位レジスタ２２に格納すると、制
御回路２０はその値をメモリアドレスレジスタ２３に移
送後、モードフラグ２５の論理「０」に応答してアドレ
ス演算器２４により１加算した値ｒ ００Ｑ２Ｊをメモ
リアドレスレジスタ２３に格納後、ｒ ０（１０２Ｊ番
地の要素数エリア２１３の値ｒｏＩＪをモードフラグ２
５の論理ｒＯＪに応答して要素数エリア２６により「１
」減算した値「００」で更新する。（第４図（ｂ）） 第３に、制御部１０は優先順位レジスタ２２に定数ｒ
０ＯＯＯＪ を格納し、アドレスレジスタ１２には待ち
行列先頭ポインタのアドレスｒｏ１００Ｊを、データレ
ジスタ１３にはワークレジスタｌｌ内の連鎖アドレスの
値ｒ ２０８０Ｊを格納して書込み指示を行ない。
リア１１０の値ｒ ２０００Ｊをアドレスレジスタ１２
に格納して制御回路２０に読出しを指示する。読出し指
示は上記ｔＱ ３へ送られ、主記憶３のｒ ２０００Ｊ
番地の要素の連鎖アドレスｒ ２０８０Ｊと優先順位「
００旧」 （図示せず）がワークレジスタ１１に読出さ
れる。続いて、ワークレジスタｌｌ内の優先順位の値ｒ
０ＱＯＩＪを優先順位レジスタ２２に格納すると、制
御回路２０はその値をメモリアドレスレジスタ２３に移
送後、モードフラグ２５の論理「０」に応答してアドレ
ス演算器２４により１加算した値ｒ ００Ｑ２Ｊをメモ
リアドレスレジスタ２３に格納後、ｒ ０（１０２Ｊ番
地の要素数エリア２１３の値ｒｏＩＪをモードフラグ２
５の論理ｒＯＪに応答して要素数エリア２６により「１
」減算した値「００」で更新する。（第４図（ｂ）） 第３に、制御部１０は優先順位レジスタ２２に定数ｒ
０ＯＯＯＪ を格納し、アドレスレジスタ１２には待ち
行列先頭ポインタのアドレスｒｏ１００Ｊを、データレ
ジスタ１３にはワークレジスタｌｌ内の連鎖アドレスの
値ｒ ２０８０Ｊを格納して書込み指示を行ない。
制御回路２０は、記憶装置２１のｒ ０ＯＯＯＪ番地に
データレジスタ１３の値ｒ ２Ｑ８０Ｊを書込むと共に
、主記憶３のｒｏｌｏＱＪ ＃地にもデータレジスタ１
３ノ値ｒ ２０８０Ｊを書込む、（第４図（Ｃ））第４
に、制御部１ｉ２０はｒｏｏｏｘ４番地以後の記憶装置
２１の要素数エリア２１２が「ｏＯ」でないエントリに
なるか、メモリアドレスレジスタ２３が記憶装置２１の
最大アドレスを越すまで、アドレス演算器２４によりメ
モリアドレスレジスタ２３を１ずつ加算して記憶装置２
１にｒ ０ＯＯＯＪ番地と同じデータを格納する。ただ
し、この場合、要素数エリア２１２ と主記憶３は更新
しない、（第４図（ｄ））以上の４段階をへて主記憶３
の待ち行列から１つの要素が取り除かれ、記憶装置２１
には待ち行列にエンキューを行なう際に必要な情報が形
成されている。
データレジスタ１３の値ｒ ２Ｑ８０Ｊを書込むと共に
、主記憶３のｒｏｌｏＱＪ ＃地にもデータレジスタ１
３ノ値ｒ ２０８０Ｊを書込む、（第４図（Ｃ））第４
に、制御部１ｉ２０はｒｏｏｏｘ４番地以後の記憶装置
２１の要素数エリア２１２が「ｏＯ」でないエントリに
なるか、メモリアドレスレジスタ２３が記憶装置２１の
最大アドレスを越すまで、アドレス演算器２４によりメ
モリアドレスレジスタ２３を１ずつ加算して記憶装置２
１にｒ ０ＯＯＯＪ番地と同じデータを格納する。ただ
し、この場合、要素数エリア２１２ と主記憶３は更新
しない、（第４図（ｄ））以上の４段階をへて主記憶３
の待ち行列から１つの要素が取り除かれ、記憶装置２１
には待ち行列にエンキューを行なう際に必要な情報が形
成されている。
上記説明では基本的な３つのケースの動作を述べたが、
他のケースの動作も、記憶装置２１内に主記憶３上の待
ち行列のエンキューのための情報が正しく反映させるこ
とを理解すれば、容易に類推できる。
他のケースの動作も、記憶装置２１内に主記憶３上の待
ち行列のエンキューのための情報が正しく反映させるこ
とを理解すれば、容易に類推できる。
以上説明したように本発明は、待ち行列の各優先順位毎
の最終要素のアドレス、連鎖アドレス、要素数を記憶す
る記憶手段をｆｌｊｊえ、待ち行列へ要素をエンキュー
する場合にはその要素の優先順位に該当する記憶手段を
アクセスすることにより、従来のような多数回の主記憶
への読出しアクセスを不要とし、待ち行列の操作に要す
る処理時間を飛躍的に短縮できるどう効果がある。
の最終要素のアドレス、連鎖アドレス、要素数を記憶す
る記憶手段をｆｌｊｊえ、待ち行列へ要素をエンキュー
する場合にはその要素の優先順位に該当する記憶手段を
アクセスすることにより、従来のような多数回の主記憶
への読出しアクセスを不要とし、待ち行列の操作に要す
る処理時間を飛躍的に短縮できるどう効果がある。
第１図は本発明の一実施例を示すブロック図、第２図（
ａ）〜第４図（ｄ）は第１図の実施例における記憶装置
２１と主記憶３における待ち行列のデータ構造を示す図
である。 ｌ・・・中央処理装置、 ｌｏ・・・制御部、１１・・
・ワークレジスタ、１２・・・アドレスレジスタ。 １３・・・データレジスタ、２・・・待ち行列記憶装置
、２１・・・記憶装置（キャッシュメモリ）、２２・・
・優先順位レジスタ、 ２３・・・メモリアドレスレジスタ、 ２４・・・アドレス演算器、２６・・・要素数滴算器、
２５・・・モードフラグ、 ３°°°主記憶・１１０
、２１０・・・アドレスエリア、１１１、２１１・・・
連鎖アドレスエリア、２１２・・・要素数エリア。
ａ）〜第４図（ｄ）は第１図の実施例における記憶装置
２１と主記憶３における待ち行列のデータ構造を示す図
である。 ｌ・・・中央処理装置、 ｌｏ・・・制御部、１１・・
・ワークレジスタ、１２・・・アドレスレジスタ。 １３・・・データレジスタ、２・・・待ち行列記憶装置
、２１・・・記憶装置（キャッシュメモリ）、２２・・
・優先順位レジスタ、 ２３・・・メモリアドレスレジスタ、 ２４・・・アドレス演算器、２６・・・要素数滴算器、
２５・・・モードフラグ、 ３°°°主記憶・１１０
、２１０・・・アドレスエリア、１１１、２１１・・・
連鎖アドレスエリア、２１２・・・要素数エリア。
Claims (1)
- 【特許請求の範囲】 主記憶上に連鎖ポインタ、優先順位および他の必要なデ
ータを一組とした要素の連鎖リストによる待ち行列を有
する情報処理装置において、前記待ち行列に属する要素
の優先順位毎に、該優先順位を有する要素のうち最後の
要素のアドレスと連鎖ポインタのデータと該優先順位を
有する要素の数および前記待ち行列の先頭要素のアドレ
スを記憶する記憶手段と、 前記待ち行列に対する操作がエンキューなのかデキュー
なのかを表示する表示手段と、 前記待ち行列に対する操作を行なう要素の優先順位を保
持する保持手段と、 前記保持手段に保持された優先順位と前記表示手段の内
容から前記記憶手段のアドレス情報を作成するアドレス
手段と、 前記表示手段と前記アドレス手段によって指示された前
記記憶手段の内容から前記記憶手段内の要素数を演算す
る演算手段と、 前記表示手段と前記アドレス手段により前記記憶手段の
内容を読出す読出し手段と、 前記表示手段と前記アドレス手段と前記演算手段と前記
保持手段と前記読出し手段により、主記憶上の待ち行列
にエンキューあるいはデキューの操作を行なうのに必要
な情報を前記記憶手段に形成する更新手段を有する待ち
行列記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18233985A JPS6242238A (ja) | 1985-08-19 | 1985-08-19 | 待ち行列記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18233985A JPS6242238A (ja) | 1985-08-19 | 1985-08-19 | 待ち行列記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6242238A true JPS6242238A (ja) | 1987-02-24 |
Family
ID=16116578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18233985A Pending JPS6242238A (ja) | 1985-08-19 | 1985-08-19 | 待ち行列記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436358A (en) * | 1987-07-31 | 1989-02-07 | Pfu Ltd | Reception arbitration control system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164449A (en) * | 1980-04-14 | 1981-12-17 | Sperry Rand Corp | Scheduling mechanism ordered by dynamic rank |
| JPS5887634A (ja) * | 1981-11-20 | 1983-05-25 | Fujitsu Ltd | 処理順序管理方式 |
-
1985
- 1985-08-19 JP JP18233985A patent/JPS6242238A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164449A (en) * | 1980-04-14 | 1981-12-17 | Sperry Rand Corp | Scheduling mechanism ordered by dynamic rank |
| JPS5887634A (ja) * | 1981-11-20 | 1983-05-25 | Fujitsu Ltd | 処理順序管理方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436358A (en) * | 1987-07-31 | 1989-02-07 | Pfu Ltd | Reception arbitration control system |
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