JPS6241438Y2 - - Google Patents
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- Publication number
- JPS6241438Y2 JPS6241438Y2 JP1986107925U JP10792586U JPS6241438Y2 JP S6241438 Y2 JPS6241438 Y2 JP S6241438Y2 JP 1986107925 U JP1986107925 U JP 1986107925U JP 10792586 U JP10792586 U JP 10792586U JP S6241438 Y2 JPS6241438 Y2 JP S6241438Y2
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- JP
- Japan
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- address
- dec
- time
- signal
- flip
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Description
【考案の詳細な説明】
本考案はデコード回路の構成を簡略化し、メモ
リアクセスの時間を短縮できる記憶装置のアドレ
スデコード装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an address decoding device for a storage device that can simplify the configuration of a decoding circuit and shorten memory access time.
メモリをアクセスしデータを格納する場合につ
いて、従来のアドレスデコート装置を第１図・第
２図により説明する。第１図ではメモリを２つの
ブロツクに分け、それぞれ異なるメモリアクセス
ゴー信号（メモリ起動信号）により起動される場
合について示してある。このときのそれぞれのメ
モリブロツクを便宜上Ｅ側、Ｏ側と呼称する。以
下Ｅ側についての説明を行う。A0〜Ａoはｎ＋１
ビツトを使用しアドレスバスに与えられるアクセ
スアドレスとし、メモリアクセス・ゴー信号Ｅ側
＊GOEが“Ｅ側”アドレスの指示途中で与えら
れたとすれば、フリツプフロツプFF−Ｅで構成
されるレジスタFF0E乃至FFoEが“Ｅ側”のア
ドレスセツトクロツクCLK−Ｅによつて保持さ
れる。このクロツクCLK−Ｅは第２図に示すよ
うにメモリアクセス・ゴー信号Ｅ側＊GOEから
作成される。その後フリツプフロツプの出力AE0
乃至AEoをデコーダDECに印加しデコードす
る。デコード出力＊DC0乃至＊DCoEは１つのみ
選択（“０”）されてナンド回路NANDの一方に印
加され、他方に印加されるリフレツシユサイクル
信号＊REFCYとで論理和演算され、演算出力が
即ちデコードされた信号DEC0E乃至DECoEとな
つている。リフレツシユ時以外は１つのみ選択
（“１”）され、リフレツシユ時は全選択（全
“１”）となる。以上の動作は“Ｏ側”アドレスに
ついても全く同様である。なおリフレツシユゴー
信号＊RFGO、リフレツシユサイクル信号＊
REFCYの印加時刻は第２図の下方に点線で示し
てある。 In the case of accessing memory and storing data, a conventional address decoding device will be explained with reference to FIGS. 1 and 2. FIG. 1 shows a case where the memory is divided into two blocks, each of which is activated by a different memory access go signal (memory activation signal). For convenience, the respective memory blocks at this time are called the E side and the O side. The E side will be explained below. A 0 ~A o is n+1
If the access address is given to the address bus using bits, and the memory access go signal E side *GOE is given in the middle of specifying the "E side" address, then the register FF 0 E consisting of flip-flops FF-E FF o E to FF o E are held by the "E side" address set clock CLK-E. This clock CLK-E is generated from the memory access go signal E side *GOE as shown in FIG. Then the flip-flop output AE 0
AE o to AE o are applied to the decoder DEC and decoded. Only one of the decode outputs *DC 0 to *DC o E is selected (“0”) and applied to one side of the NAND circuit NAND, and it is ORed with the refresh cycle signal *REFCY applied to the other side, and the The outputs are decoded signals DEC 0 E to DEC o E. At times other than refresh, only one is selected (“1”), and at refresh, all are selected (all “1”). The above operation is exactly the same for the "O side" address. Note that the refresh go signal *RFGO, refresh cycle signal *
The application time of REFCY is indicated by a dotted line at the bottom of FIG.
そしてリフレツシユサイクル信号＊REFCYは
デコードされた信号DEC0Eなどをメモリリフレ
ツシユ時に全選択するための信号であり、リフレ
ツシユ時に“０”となつて、デコード信号を全
“１”とし１メモリサイクル保持される。このと
きアドレスセツトクロツクCLK−ＥまたはCLK
−Ｏはメモリアクセス・ゴー信号＊GOEまたは
＊GOO信号から作成され、それからアドレスを
フリツプフロツプに保持するということになるた
め、例えばAE0→＊DC0Eとなるデコード時間を
含め、アドレスが与えられてからデコードされた
アドサスDEC0Eなどが得られるまでの時間は、
図示するように長くかかつている。またアドレス
ビツト数の２倍の数のナンド回路を必要とするた
め回路構成が複雑となる欠点があつた。 The refresh cycle signal *REFCY is a signal to select all the decoded signals DEC 0 E etc. at the time of memory refresh, and it becomes "0" at the time of refresh, and the decode signal becomes all "1" for one memory cycle. Retained. At this time, address set clock CLK-E or CLK
-O is created from the memory access go signal *GOE or *GOO signal, and then the address is held in the flip-flop, so the address is given, including the decoding time, e.g. AE 0 → *DC 0 E. The time it takes to obtain the decoded Adsus DEC 0 E etc. is:
As shown in the figure, it took a long time. Furthermore, since the number of NAND circuits is twice as many as the number of address bits, the circuit configuration is complicated.
本考案の目的は前述の欠点を改善し、簡易な構
成で且つメモリアクセスの時間を短縮できる記憶
装置のアドレスデコード装置を提供することにあ
る。そのため本考案の要旨とする所は、アドレス
をデコード回路に直接に入力し、該回路の出力を
信号保持回路に印加することを特徴とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide an address decoding device for a storage device that can improve the above-mentioned drawbacks, has a simple configuration, and can shorten memory access time. Therefore, the gist of the present invention is characterized in that an address is directly input to a decoding circuit, and the output of the circuit is applied to a signal holding circuit.
以下図面に示す本考案の実施例について説明す
る。第３図は第１図と対応して示す本考案の実施
例で、第４図は第３図の動作タイムチヤートを示
す。第３図において第１図と同一符号は同様のも
のを示している。アドレスA0乃至Ａoはまずデコ
ーダDECに印加されデコードされる。出力＊
DEC0乃至＊DECoは次いでフリツプフロツプの
Ｄ端子に印加され、アドレスセツト・クロツク
CLK−Ｅにより保持される。その結果フリツプ
フロツプの出力端子からデコード出力DEC0E
乃至DECoEを得る。以上は“Ｅ側”について述
べたが、“Ｏ側”についても同様である。またリ
フレツシユ信号＊REFCYをフリツプフロツプの
リセツト端子Ｒに入力することにより、メモリの
リフレツシユ時にデコード信号DEC0E乃至
DECoOを全選択する。第４図の動作タイムチヤ
ートにおいてアドレス印加時刻T0からデコード
出力＊DEC0〜DECoが得られるT2までの時間T0
〜T2は第２図における同様の時間T0〜T1と比較
してはるかに短いことが判る。 Embodiments of the present invention shown in the drawings will be described below. FIG. 3 shows an embodiment of the present invention corresponding to FIG. 1, and FIG. 4 shows an operation time chart of FIG. 3. In FIG. 3, the same reference numerals as in FIG. 1 indicate similar parts. Addresses A 0 to A o are first applied to the decoder DEC and decoded. output*
DEC 0 through *DEC o are then applied to the D terminal of the flip-flop to clock the address set clock.
It is held by CLK-E. As a result, the decoded output DEC 0 E from the output terminal of the flip-flop
Or get DEC o E. The above description has been made regarding the "E side", but the same applies to the "O side". In addition, by inputting the refresh signal *REFCY to the reset terminal R of the flip-flop, the decode signals DEC 0 E to DEC 0 E to
Select all DEC o O. In the operation time chart of Fig. 4, the time T 0 from address application time T 0 to T 2 when decode output *DEC 0 to DEC o is obtained.
It can be seen that ~T 2 is much shorter compared to the similar time T 0 ~ T 1 in FIG.
このようにして本考案によれば、アドレス印加
の後メモリアクセス起動信号立上りの間にアドレ
スをデコードしているため、メモリアクセス起動
信号によりアドレスセツトクロツク信号が作成さ
れるまでの時間がロスタイムとはならない。即ち
メモリアクセス時間が速くなり、ナンド回路が不
要のため、またリフレツシユサイクル信号をフリ
ツプフロツプのリセツトに使用するので、全体の
回路が簡略化される効果を有する。 In this manner, according to the present invention, since the address is decoded during the rising edge of the memory access activation signal after the address is applied, the time required until the address set clock signal is generated by the memory access activation signal is lost time. Must not be. That is, the memory access time becomes faster, a NAND circuit is not required, and the refresh cycle signal is used to reset the flip-flop, so the overall circuit is simplified.
第１図は従来のデコード装置の回路例を示し、
第２図は第１図のタイムチヤートを示し、第３図
は本考案の実施例を示す図、第４図は第３図のタ
イムチヤートを示す。
DEC……デコード回路、FF……フリツプフロ
ツプ。
Figure 1 shows a circuit example of a conventional decoding device,
2 shows the time chart of FIG. 1, FIG. 3 shows an embodiment of the present invention, and FIG. 4 shows the time chart of FIG. 3. DEC...decoding circuit, FF...flip-flop.
Claims (1)
れるアドレスデコード回路と、 該アドレスデコード回路の出力を各Ｄ端子より
入力して保持する複数のフリツプフロツプとを具
備し、 該フリツプフロツプのＲ端子には共通メモリリ
フレツシユ信号を印加し、且つ各Ｑ端子からは各
記憶装置をアクセスするデコード出力を得ること を特徴とするアドレスデコード装置。[Claims for Utility Model Registration] A flip-flop comprising an address decoding circuit to which an address given by a data bus is directly input, and a plurality of flip-flops inputting and holding the output of the address decoding circuit from each D terminal. An address decoding device characterized in that a common memory refresh signal is applied to the R terminal of the address decoding device, and a decoding output for accessing each storage device is obtained from each Q terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986107925U JPS6241438Y2 (en) | 1986-07-14 | 1986-07-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986107925U JPS6241438Y2 (en) | 1986-07-14 | 1986-07-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6218897U JPS6218897U (en) | 1987-02-04 |
| JPS6241438Y2 true JPS6241438Y2 (en) | 1987-10-23 |
Family
ID=30984650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986107925U Expired JPS6241438Y2 (en) | 1986-07-14 | 1986-07-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6241438Y2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381021A (en) * | 1976-12-27 | 1978-07-18 | Nippon Telegr & Teleph Corp <Ntt> | Address input circuit |
| JPS5486239A (en) * | 1977-12-21 | 1979-07-09 | Nec Corp | Semiconductor integrated circuit |
-
1986
- 1986-07-14 JP JP1986107925U patent/JPS6241438Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381021A (en) * | 1976-12-27 | 1978-07-18 | Nippon Telegr & Teleph Corp <Ntt> | Address input circuit |
| JPS5486239A (en) * | 1977-12-21 | 1979-07-09 | Nec Corp | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6218897U (en) | 1987-02-04 |
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