JPS6259328B2 - - Google Patents
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- JPS6259328B2 JPS6259328B2 JP58121100A JP12110083A JPS6259328B2 JP S6259328 B2 JPS6259328 B2 JP S6259328B2 JP 58121100 A JP58121100 A JP 58121100A JP 12110083 A JP12110083 A JP 12110083A JP S6259328 B2 JPS6259328 B2 JP S6259328B2
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- JP
- Japan
- Prior art keywords
- latch circuit
- output
- prom
- address
- circuit
- Prior art date
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- Expired
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- 238000001514 detection method Methods 0.000 claims description 10
- 238000005070 sampling Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Description
（利用分野）
本発明は、ワードプロセツサ、パソコン等で使
用されるポインテイング デバイスの位置検出回
路に関するものである。
（従来技術）
従来、ポインテイング デバイスの位置指示装
置として、特開昭51−83737号公報に示されてい
る様な、通称マウスと呼ばれるもの、あるいは船
等で利用されているトラツクボール等が、ワード
プロセツサ等に使用されている。
第１図は、従来の位置検出回路のブロツク図、
第２図は、その主要部の信号のタイムチヤートを
示す。
第１図において、１はラツチ回路である。ま
た、２はラツチ回路１の出力信号をデコードし、
アツプ（UP）信号またはダウン（DOWN）信号
をカウンタ３に出力する。カウンタ３はアツプ信
号またはダウン信号が入力してくると、１ずつカ
ウントをアツプまたはダウンする。ラツチ回路１
およびカウンタ３はクロツクに同期して動作し、
カウンタ３の出力は図示されていないCPUへ送
られる。
次に、第１図の従来例の動作を説明する。
ラツチ回路１に、第２図ａに示されているよう
な順方向の信号XAおよびXB、または逆方向の信
号XA′およびXB′が入力してくると、ラツチ回路
１はクロツクでこれを取り込む。そして、その取
り込んだ信号をデコーダ２に出力する。この時の
信号の波形は第２図ａまたはｂのa1およびa3のよ
うになる。また、ラツチ回路１は前記信号a1およ
びa3を次のクロツクでサンプルして、デコーダ２
に出力する。この時の信号の波形は、同図ａまた
はｂのa2およびa4のようになる。
ここにデコーダ２は、第３図に示されているよ
うな回路で構成されている。したがつて、入力
a1，a2，a3，a4に（１、０、０、０）、（１、１、
１、０）、（０、１、１、１）および（０、０、
０、１）のパターンの信号が入力した時、アツプ
の信号を出力する。一方、入力a1，a2，a3，a4に
（０、０、１、０）、（１、０、１、１）、（１、
１、０、１）および（０、１、０、０）のパター
ンの信号が入力すると、ダウンの信号を出力す
る。
再び第１図に戻つて説明する。デコーダ２か
ら、アツプ信号またはダウン信号が出力される
と、それに同期して、カウンタ３はインクリメン
トまたはデクリメントする。その時のタイミング
は第２図ａおよびｂに示されている通りである。
CPUは、通常、このカウンタ３のカウント値
を読み取り、現在の位置からの相対値でCRT上
に位置表示を行なつている。
なお、上記の説明は、進む距離は信号XA，XB
またはXA′，XB′の立上りと立下りの両方で計数
するようにしたが、XA，XB、またはXA′，
XB′の立上り又は立下りの計数で行なわれる例も
ある。また、上記の説明は、Ｘ方向のみについて
行なわれたが、Ｙ方向にも全く同様の位置検出回
路が設けられることは当然である。
上記のことから明らかなように、従来の位置検
出回路は、デコーダ２に多くのゲートが必要であ
り、またカウンタが必要となるので、回路の素子
数が多く、構成が複雑になると共に、製造コスト
が高くなるという欠点があつた。
（目的）
本発明の目的は、上記した従来技術の欠点を改
良し、単純な構成で、かつ安価な位置検出回路を
提供することにある。
（概要）
前記の目的を達成するために、本発明は、位置
検出回路を、PROMとラツチ回路を用いて構成し
た点に特徴がある。
（実施例）
以下に、本発明を実施例によつて説明する。第
４図は本発明の一実施例のブロツク図を示す。図
において、１は第１図と同様のラツチ回路、４は
PROM（プログラマブル リード オンリ メモ
リ）、５はラツチ回路である。
本実施例においては、ラツチ回路１の出力a1〜
a4をPROM４が検出し、アツプの場合、ラツチ回
路５の内容５ａがｎの時、PROM４出力をｎ＋１
として出力する。そうすると、次のクロツクでラ
ツチ回路５の内容がｎからｎ＋１と変化し、第１
図のカウンタ３と同一の機能となる。なお、ダウ
ンの場合も同様である。
次に、本実施例の動作をより詳細に説明する。
PROM４は、ラツチ回路１からの４ビツト入力
a1，a2，a3，a4と、ラツチ回路５の内容ｎとでア
ドレスを構成し、該アドレスに対応してデータを
保有するメモリである。そのアドレスとデータ
は、例えば下記のテーブルのようになつている。
(Field of Application) The present invention relates to a position detection circuit for pointing devices used in word processors, personal computers, and the like. (Prior Art) Conventionally, as a position indicating device for a pointing device, a device commonly called a mouse as shown in Japanese Patent Application Laid-Open No. 51-83737, or a trackball used on ships, etc. have been used. Used in word processors, etc. Figure 1 is a block diagram of a conventional position detection circuit.
FIG. 2 shows a time chart of the main part of the signal. In FIG. 1, 1 is a latch circuit. 2 decodes the output signal of latch circuit 1,
Outputs an UP signal or a DOWN signal to the counter 3. The counter 3 increments or decrements the count by one when an up signal or a down signal is input. Latch circuit 1
and counter 3 operate in synchronization with the clock,
The output of counter 3 is sent to a CPU (not shown). Next, the operation of the conventional example shown in FIG. 1 will be explained. When the forward direction signals XA and XB or the reverse direction signals XA' and XB' as shown in Figure 2a are input to the latch circuit 1, the latch circuit 1 receives these signals using the clock. . Then, the captured signal is output to the decoder 2. The waveforms of the signals at this time are as indicated by a 1 and a 3 in FIG. 2 a or b. Also, the latch circuit 1 samples the signals a 1 and a 3 at the next clock and sends them to the decoder 2.
Output to. The waveforms of the signals at this time are as shown in a 2 and a 4 in a or b of the figure. Here, the decoder 2 is constituted by a circuit as shown in FIG. Therefore, input
a 1 , a 2 , a 3 , a 4 (1, 0, 0, 0), (1, 1,
1, 0), (0, 1, 1, 1) and (0, 0,
When a pattern signal of 0, 1) is input, an UP signal is output. On the other hand, the inputs a 1 , a 2 , a 3 , a 4 are (0, 0, 1, 0), (1, 0, 1, 1), (1,
When signals with patterns of 1, 0, 1) and (0, 1, 0, 0) are input, a down signal is output. The explanation will be given by returning to FIG. 1 again. When the decoder 2 outputs an up signal or a down signal, the counter 3 increments or decrements in synchronization with it. The timing at that time is as shown in FIGS. 2a and 2b. The CPU usually reads the count value of this counter 3 and displays the position on the CRT as a relative value from the current position. In addition, in the above explanation, the distance traveled is based on signals XA and XB.
Or, I tried to count both the rising and falling of XA′, XB′, but if XA, XB, or
In some cases, this is done by counting the rise or fall of XB'. Further, although the above explanation was made only in the X direction, it is a matter of course that a completely similar position detection circuit is provided also in the Y direction. As is clear from the above, the conventional position detection circuit requires many gates and counters in the decoder 2, so the number of circuit elements is large, the configuration is complicated, and the manufacturing process is complicated. The disadvantage was that the cost was high. (Objective) An object of the present invention is to improve the above-mentioned drawbacks of the prior art and to provide a position detection circuit that has a simple configuration and is inexpensive. (Summary) In order to achieve the above object, the present invention is characterized in that a position detection circuit is configured using a PROM and a latch circuit. (Example) The present invention will be explained below using examples. FIG. 4 shows a block diagram of one embodiment of the present invention. In the figure, 1 is a latch circuit similar to that in Figure 1, and 4 is a latch circuit similar to that in Figure 1.
PROM (Programmable Read Only Memory), 5 is a latch circuit. In this embodiment, the output a 1 of the latch circuit 1 ~
When PROM4 detects a 4 and is up, when content 5a of latch circuit 5 is n, PROM4 output is set to n+1.
Output as . Then, at the next clock, the contents of the latch circuit 5 change from n to n+1, and the first
It has the same function as counter 3 in the figure. Note that the same applies to the case of down. Next, the operation of this embodiment will be explained in more detail.
PROM4 is a 4-bit input from latch circuit 1.
The address is composed of a 1 , a 2 , a 3 , a 4 and the content n of the latch circuit 5, and the memory stores data corresponding to the address. For example, the address and data are as shown in the table below.
【表】【table】
【表】
例えば、ラツチ回路１の出力信号a1，a2，a3，
a4が（０、０、０、０）で、かつラツチ回路５の
内容ｎが0000であれば、これらによつて構成され
るアドレス（00000000）に、データ0000が格納さ
れている。また、a1，a2，a3，a4が（０、０、
０、０）で、かつラツチ回路５の内容ｎが0001で
あれば、これらで構成されるアドレス
（00000001）にデータ0001が格納されている。以
下同様に、アドレスの前半の４桁が（0000）であ
れば、後半のアドレスと同じ数がデータとして格
納されている。
次に、アドレスの前半の４桁が（0001）、
（0111）、（1000）または（1110）であれば、後半
の４桁のアドレスに＋１を加えた数がデータとし
て格納されている。一方、アドレスの前半の４桁
が（0010）、（0100）、（1011）または（1101）であ
れば、後半の４桁のアドレスから１を減じた数が
データとして格納されている。
なお、アドレスの前半の４桁が上記以外のとき
には、後半の４桁と同じ数がデータとして格納さ
れている。
したがつて、今ラツチ回路５の内容ｎが0001で
あり、ラツチ回路１に順方向の信号XA，XBが入
力しており、その出力が例えば第２図ａに示され
ているようなものであるとすると、PROM４はそ
のアドレスが（10000001）になつた時、0010のデ
ータをラツチ回路５に出力する。ラツチ回路５は
次のクロツクでこのデータをラツチする。次い
で、PROM４は（11100010）のアドレスが指定さ
れるまでは、データ0010を出力し続け、該アドレ
ス（11100010）が指定されると、0011のデータを
ラツチ回路５に出力する。このデータは、次のク
ロツクでラツチ回路５に保持される。以下同様
に、ラツチ回路１に順方向の信号XA，XBが入力
が続けると、PROM４がアドレス（01110011）、
（00010100）、（10000101）、………になつた時、
PROM４はそれぞれ0100、0101、0110、……のデ
ータをラツチ回路５へ出力する。
一方、ラツチ回路１に逆方向の信号XA′，
XB′が、第２図ｂに示されているような波形で入
力してきたとすると、PROM４のアドレスの前半
の４桁に、（0010）、（1011）、（1101）、（0100）が
現われる毎に、PROM４の出力は１ずつ減じられ
る。
以上のように、本実施例によれば、従来の位置
検出回路と同等の結果が得られる回路を、デコー
ダとカウンタを用いずにPROMとラツチ回路を用
いて構成することができる。
（効果）
以上の説明から明らかなように、本発明によれ
ば、つぎのような効果が達成される。
(1) PROMとラツチ回路を用いて位置検出回路を
構成できるので、製造コストが安価にできる。
(2) 従来の回路が有していた多くのゲートをもつ
デコーダやカウンタが不必要になるので、回路
規模が小さく、かつ単純な回路になる。[Table] For example, the output signals of latch circuit 1 a 1 , a 2 , a 3 ,
If a4 is (0, 0, 0, 0) and the content n of the latch circuit 5 is 0000, data 0000 is stored at the address (00000000) formed by these. Also, a 1 , a 2 , a 3 , a 4 are (0, 0,
0, 0) and the content n of the latch circuit 5 is 0001, data 0001 is stored at the address (00000001) formed by these. Similarly, if the first four digits of the address are (0000), the same number as the second half of the address is stored as data. Next, the first four digits of the address are (0001),
If it is (0111), (1000) or (1110), the number obtained by adding +1 to the last four-digit address is stored as data. On the other hand, if the first four digits of the address are (0010), (0100), (1011), or (1101), the number obtained by subtracting 1 from the last four digits of the address is stored as data. Note that when the first four digits of the address are other than the above, the same number as the last four digits is stored as data. Therefore, the content n of the latch circuit 5 is now 0001, the forward direction signals XA and XB are input to the latch circuit 1, and the output is as shown in FIG. 2a, for example. If there is, the PROM 4 outputs data 0010 to the latch circuit 5 when the address becomes (10000001). Latch circuit 5 latches this data on the next clock. Next, the PROM 4 continues to output data 0010 until the address (11100010) is designated, and when the address (11100010) is designated, it outputs the data 0011 to the latch circuit 5. This data is held in latch circuit 5 at the next clock. Similarly, when the forward direction signals XA and XB continue to be input to the latch circuit 1, the PROM 4 receives the address (01110011)
When it becomes (00010100), (10000101),...
The PROM 4 outputs data 0100, 0101, 0110, . . . to the latch circuit 5, respectively. On the other hand, the latch circuit 1 receives a signal XA' in the opposite direction,
If XB' is input with the waveform shown in Figure 2b, each time (0010), (1011), (1101), and (0100) appear in the first four digits of the PROM4 address. Then, the output of PROM4 is decremented by 1. As described above, according to this embodiment, a circuit that can obtain the same results as a conventional position detection circuit can be constructed using a PROM and a latch circuit without using a decoder and a counter. (Effects) As is clear from the above description, according to the present invention, the following effects are achieved. (1) Since the position detection circuit can be constructed using PROM and latch circuits, manufacturing costs can be reduced. (2) Since the decoders and counters with many gates that conventional circuits have are no longer necessary, the circuit scale is small and simple.
第１図は従来の位置検出回路のブロツク図、第
２図は第１図の主要部の信号のタイムチヤート、
第３図は第１図のデコーダの一具体例を示す回路
図、第４図は本発明の一実施例のブロツク図を示
す。
１，５……ラツチ回路、４……PROM。
Figure 1 is a block diagram of a conventional position detection circuit, Figure 2 is a time chart of the main parts of the signals in Figure 1,
FIG. 3 is a circuit diagram showing a specific example of the decoder shown in FIG. 1, and FIG. 4 is a block diagram of an embodiment of the present invention. 1, 5...Latch circuit, 4...PROM.
Claims (1)
に同期して格納し、該格納した結果を第２の時刻
のクロツクに同期してサンプルし、これを再び格
納する格納手段、前記格納手段の結果が供給され
るPROM（プログラマブル リード オンリ メ
モリ）、前記PROMの出力をラツチすると共に、
その出力を前記PROMに供給するラツチ回路を具
備し、前記PROMは前記格納手段の出力にもとず
き、前記ラツチ回路から供給されるデータに、予
定値を加算又は減算した出力を得るようにしたこ
とを特徴とする位置検出回路。1. A storage means for storing the state of a signal indicating a position indication in synchronization with a first clock, sampling the stored result in synchronization with a second time clock, and storing it again; A PROM (Programmable Read Only Memory) to which the results are supplied, latching the output of said PROM and
A latch circuit is provided for supplying the output to the PROM, and the PROM is configured to obtain an output by adding or subtracting a predetermined value to the data supplied from the latch circuit based on the output of the storage means. A position detection circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121100A JPS6014318A (en) | 1983-07-05 | 1983-07-05 | Position detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121100A JPS6014318A (en) | 1983-07-05 | 1983-07-05 | Position detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014318A JPS6014318A (en) | 1985-01-24 |
| JPS6259328B2 true JPS6259328B2 (en) | 1987-12-10 |
Family
ID=14802871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58121100A Granted JPS6014318A (en) | 1983-07-05 | 1983-07-05 | Position detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014318A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157929A (en) * | 1985-12-28 | 1987-07-13 | Fujitsu Ltd | Mouse controller |
| JPH0222722A (en) * | 1988-07-11 | 1990-01-25 | Fujitsu Ltd | Mouse |
| JP4894497B2 (en) * | 2006-12-19 | 2012-03-14 | トヨタ自動車株式会社 | Bearing and bearing lubrication structure |
-
1983
- 1983-07-05 JP JP58121100A patent/JPS6014318A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6014318A (en) | 1985-01-24 |
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