JPS6238867B2 - - Google Patents
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- JPS6238867B2 JPS6238867B2 JP53092825A JP9282578A JPS6238867B2 JP S6238867 B2 JPS6238867 B2 JP S6238867B2 JP 53092825 A JP53092825 A JP 53092825A JP 9282578 A JP9282578 A JP 9282578A JP S6238867 B2 JPS6238867 B2 JP S6238867B2
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- transistor
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- 238000009792 diffusion process Methods 0.000 claims description 21
- 230000015654 memory Effects 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000012535 impurity Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0225—Charge injection in static induction transistor logic structures [SITL]
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関する。
電界効果型特に静電誘導型トランジスタ（以下
SITと称する）型の電界効果型素子は低消費電
力、高速度で動作し、更に高集積度に実現できる
事で、特に集積回路に応用する場合には有利な素
子である事が知られている。このSITを集積回路
に適用する方法の１つとしてメモリーセルを構成
させるものがある。この場合には、SITによつて
所謂フリツプフロツプ回路を構成し、この構造に
よりスタテイツクなメモリを形成するものであ
る。
SITと称する）型の電界効果型素子は低消費電
力、高速度で動作し、更に高集積度に実現できる
事で、特に集積回路に応用する場合には有利な素
子である事が知られている。このSITを集積回路
に適用する方法の１つとしてメモリーセルを構成
させるものがある。この場合には、SITによつて
所謂フリツプフロツプ回路を構成し、この構造に
よりスタテイツクなメモリを形成するものであ
る。
本発明の目的はSITによつてフリツプフロツプ
回路によりメモリセルを構成する場合の、そのメ
モリセルへの信号の書き込み及びセルからの信号
の読み出しの方法を容易にする構造を与えるもの
である。
回路によりメモリセルを構成する場合の、そのメ
モリセルへの信号の書き込み及びセルからの信号
の読み出しの方法を容易にする構造を与えるもの
である。
本発明による半導体装置はSIT素子のゲート部
分の拡散層内部もしくはこれに接して、そのゲー
ト拡散層の導電型と逆の導電型を与える不純物の
拡散層を設けその拡散層とゲート拡散層及び基板
との間にバイポーラ型トランジスタを形成せしめ
たことを特徴とする。
分の拡散層内部もしくはこれに接して、そのゲー
ト拡散層の導電型と逆の導電型を与える不純物の
拡散層を設けその拡散層とゲート拡散層及び基板
との間にバイポーラ型トランジスタを形成せしめ
たことを特徴とする。
本発明による効果は、ゲート拡散層をバイポー
ラトランジスタのベース領域として用いているバ
イポーラトランジスタを形成する事で、このバイ
ポーラトランジスタによつて、メモリセルへの書
き込み及びセルからの読み出しを高速で行えるよ
うになる事である。
ラトランジスタのベース領域として用いているバ
イポーラトランジスタを形成する事で、このバイ
ポーラトランジスタによつて、メモリセルへの書
き込み及びセルからの読み出しを高速で行えるよ
うになる事である。
次に本発明をよりよく理解するために図面を用
いて説明する。
いて説明する。
第１図を参照して本発明の第１の実施例を説明
する。本発明の第１の実施例は、N+基板１０１
とそのN+基板１０１の上にエビタキシヤル成長
されたＮ層１０２と、そのN-層１０２の中に選
択拡散により形成されたP+層１０３，１０４，
１０５、N-層１０２の表面部分で、P+層１０４
に囲まれた領域に形成されたN+層１０６、P+層
１０５に囲まれた領域に形成されたN+層１０７
及びP+層１０４内部に形成されたN+層１０８、
P+層１０５内部に形成されたN+層１０９から成
る構造をとる。この第１の実施例に於いてはP+
層１０３、N-基板１０２、P+層１０４、及びP+
層１０３、N-層１０２、P+層１０５はそれぞれ
横型（ラーテラル型）のバイポーラトランジスタ
を構成する。P+層１０４、N+基板１０１、N+層
１０６及びP+層１０５、N+層１０７、N+基板１
０１はSIT型トランジスタを形成する。ここでP+
層１０４，１０５はゲート、N+層１０６，１０
７はソース、N+基板１０１はドレインとなる。
更にN-１０２、P+層１０４、N+層１０８及びN-
層１０２、P+層１０５、N+層１０９はそれぞれ
NPN型のバイポーラトランジスタを形成する。
フリツプフロツプから成るメモリセルを構成する
にはP+層１０３を正孔を注入する為のインジエ
クターとし、N+層１０８，１０９は読み出し、
書き込みの為の端子とし更にN+層１０６とP+層
１０５、N+層１０７とP+層１０４を結線し、
又、N+基板からも、その電位を変える為の端子
をとり出す。
する。本発明の第１の実施例は、N+基板１０１
とそのN+基板１０１の上にエビタキシヤル成長
されたＮ層１０２と、そのN-層１０２の中に選
択拡散により形成されたP+層１０３，１０４，
１０５、N-層１０２の表面部分で、P+層１０４
に囲まれた領域に形成されたN+層１０６、P+層
１０５に囲まれた領域に形成されたN+層１０７
及びP+層１０４内部に形成されたN+層１０８、
P+層１０５内部に形成されたN+層１０９から成
る構造をとる。この第１の実施例に於いてはP+
層１０３、N-基板１０２、P+層１０４、及びP+
層１０３、N-層１０２、P+層１０５はそれぞれ
横型（ラーテラル型）のバイポーラトランジスタ
を構成する。P+層１０４、N+基板１０１、N+層
１０６及びP+層１０５、N+層１０７、N+基板１
０１はSIT型トランジスタを形成する。ここでP+
層１０４，１０５はゲート、N+層１０６，１０
７はソース、N+基板１０１はドレインとなる。
更にN-１０２、P+層１０４、N+層１０８及びN-
層１０２、P+層１０５、N+層１０９はそれぞれ
NPN型のバイポーラトランジスタを形成する。
フリツプフロツプから成るメモリセルを構成する
にはP+層１０３を正孔を注入する為のインジエ
クターとし、N+層１０８，１０９は読み出し、
書き込みの為の端子とし更にN+層１０６とP+層
１０５、N+層１０７とP+層１０４を結線し、
又、N+基板からも、その電位を変える為の端子
をとり出す。
第２図は本発明の第１の実施例から構成される
メモリセルの回路図を示すものである。この第２
図に於いてPNP型バイポーラトランジスタQ1は
第１図のP+層１０３、N-層１０２、P+層１０４
から、又、Q2はP+層１０３、N-層１０２、P+層
１０５から成り、SIT型トランジスタQ3はP+層
１０５、N+層１０７、N+基板１０１から、又Q4
はP+層１０４、N+層１０６、N+基板１０１から
成り、更にNPN型バイポーラトランジスタQ5は
N+層１０８、P+層１０４、N-層１０２から、又
Q6はN+層１０９、P+層１０５、N-層１０２から
成る。この回路に於いて、Q1，Q2，Q3，Q4によ
つてフリツプフロツプを構成し、Q5，Q6によつ
て信号の書き込みを行う。先づ信号の読み出し
は、Q5の端子２０１もしくはQ6の端子２０２を
低い（−）バイアスに引くと、Q5又はQ6はON状
態になり節点２０３もしくは２０４の電位が端子
２０１又は２０２に現われる。この時、この電位
変化を与える電流はQ5，Q6のベース電流のβ倍
となつて端子２０１，２０２に流れるから大きな
電流になり信号の読み出しが速くなる。他方書き
込みには同じく端子２０１又は２０２に大きな
（−）バイアス印加する。この時もし節点２０３
が（＋）に帯電していたとすれば、端子２０１に
大きな（−）バイアスが印加されると、その節点
２０３の正電荷がQ5を通して流れ出し、節点２
０３の電位が（−）となりQ4をOFFにさせる。
この場合、書き込みの為の電流はQ5のベース電
流のβ倍だけ必要となるから速度は遅くなる傾向
になるが、この電流はメモリの周辺の回路によつ
て充分大きくする事が出来るから電流値を大とす
ることで書き込みの速度の遅れを補償する事が出
来、全体としての読み出し、書き込みの速度は速
いものになる。この本発明の第１の実施例では読
み出し、書き込みを、SITのゲート部分をベース
とするバイポーラトランジスタで行うために高速
になる。更にフリツプフロツプを構成するQ3，
Q4がSITであるがこのSITは実効チヤンネル長が
短く、又、多数キヤリヤ素子であり、更にチヤン
ネルのオン・オフが静電誘導で行われるために非
常に高速のスイツチ動作が行われるから本発明の
実施例のメモリセルは全体として非常に高速度の
スイツチ特性を示すという大きな利点を有する事
になる。更にSITは縦型に電流を流す素子である
から本発明の第１の実施例はそのメモリセルの面
積が極く小さいものにする事が出来るという利点
も有する。又、SITは消費電力が小さく、全体の
消費電力も小さくできる利点も有する。これらの
利点は半導体メモリを作る上で非常に有利なもの
であり、大容量、低消費電力、高速度動作の半導
体メモリを作ることを可能とさせるものである。
メモリセルの回路図を示すものである。この第２
図に於いてPNP型バイポーラトランジスタQ1は
第１図のP+層１０３、N-層１０２、P+層１０４
から、又、Q2はP+層１０３、N-層１０２、P+層
１０５から成り、SIT型トランジスタQ3はP+層
１０５、N+層１０７、N+基板１０１から、又Q4
はP+層１０４、N+層１０６、N+基板１０１から
成り、更にNPN型バイポーラトランジスタQ5は
N+層１０８、P+層１０４、N-層１０２から、又
Q6はN+層１０９、P+層１０５、N-層１０２から
成る。この回路に於いて、Q1，Q2，Q3，Q4によ
つてフリツプフロツプを構成し、Q5，Q6によつ
て信号の書き込みを行う。先づ信号の読み出し
は、Q5の端子２０１もしくはQ6の端子２０２を
低い（−）バイアスに引くと、Q5又はQ6はON状
態になり節点２０３もしくは２０４の電位が端子
２０１又は２０２に現われる。この時、この電位
変化を与える電流はQ5，Q6のベース電流のβ倍
となつて端子２０１，２０２に流れるから大きな
電流になり信号の読み出しが速くなる。他方書き
込みには同じく端子２０１又は２０２に大きな
（−）バイアス印加する。この時もし節点２０３
が（＋）に帯電していたとすれば、端子２０１に
大きな（−）バイアスが印加されると、その節点
２０３の正電荷がQ5を通して流れ出し、節点２
０３の電位が（−）となりQ4をOFFにさせる。
この場合、書き込みの為の電流はQ5のベース電
流のβ倍だけ必要となるから速度は遅くなる傾向
になるが、この電流はメモリの周辺の回路によつ
て充分大きくする事が出来るから電流値を大とす
ることで書き込みの速度の遅れを補償する事が出
来、全体としての読み出し、書き込みの速度は速
いものになる。この本発明の第１の実施例では読
み出し、書き込みを、SITのゲート部分をベース
とするバイポーラトランジスタで行うために高速
になる。更にフリツプフロツプを構成するQ3，
Q4がSITであるがこのSITは実効チヤンネル長が
短く、又、多数キヤリヤ素子であり、更にチヤン
ネルのオン・オフが静電誘導で行われるために非
常に高速のスイツチ動作が行われるから本発明の
実施例のメモリセルは全体として非常に高速度の
スイツチ特性を示すという大きな利点を有する事
になる。更にSITは縦型に電流を流す素子である
から本発明の第１の実施例はそのメモリセルの面
積が極く小さいものにする事が出来るという利点
も有する。又、SITは消費電力が小さく、全体の
消費電力も小さくできる利点も有する。これらの
利点は半導体メモリを作る上で非常に有利なもの
であり、大容量、低消費電力、高速度動作の半導
体メモリを作ることを可能とさせるものである。
次に第３図を参照して本発明の第２の実施例を
説明する。第３図に於いて、第１図と同じ部分は
同じ番号で示すが、SITのゲートとなるP+拡散１
０４及び１０５をベースとするバイポーラトラン
ジスタのエミツタ部分は、そのP+拡散層１０
４，１０５の内部に形成されるのではなく、その
P+拡散層１０４，１０５に接続されるｎ型不純
物を拡散されたポリシリコン層３０１，３０２で
構成される。この第２の実施例に於いては、文献
IEEE ED−２８(8)，１９７７，Ｐ１０２５に記
される如く、ｎ型の不純物層がP+層１０４，１
０５に入り込まずＰ−ｎ接合はP+拡散層１０
４，１０５とポリシリコン層３０１，３０２との
界面に於いて形成されるから、P+層１０４，１
０５の面積を小さくする事ができ、集積度を向上
させる事が可能になるという大きな利点を有する
様になる。
説明する。第３図に於いて、第１図と同じ部分は
同じ番号で示すが、SITのゲートとなるP+拡散１
０４及び１０５をベースとするバイポーラトラン
ジスタのエミツタ部分は、そのP+拡散層１０
４，１０５の内部に形成されるのではなく、その
P+拡散層１０４，１０５に接続されるｎ型不純
物を拡散されたポリシリコン層３０１，３０２で
構成される。この第２の実施例に於いては、文献
IEEE ED−２８(8)，１９７７，Ｐ１０２５に記
される如く、ｎ型の不純物層がP+層１０４，１
０５に入り込まずＰ−ｎ接合はP+拡散層１０
４，１０５とポリシリコン層３０１，３０２との
界面に於いて形成されるから、P+層１０４，１
０５の面積を小さくする事ができ、集積度を向上
させる事が可能になるという大きな利点を有する
様になる。
第４図を参照して本発明の第３の実施例を説明
する。第４図に於いて、第１図と同じ部分は同じ
番号で示すが、SITのゲートとなるP+拡散層１０
４，１０５をベースとするバイポーラトランジス
タのエミツタはP+拡散層１０４，１０５に接続
するポリシリコン層４０１，４０２内で、P+拡
散層１０４，１０５と離れた部分に形成される。
即ち、ポリシリコン４０１，４０２のP+層１０
４，１０５に接する部分には、P+拡散層４０
３，４０４を形成し、更に、そのP+拡散層４０
３，４０４に接してn+拡散層４０５，４０６を
形成し、それらの間でＰ−ｎ接合を形成する。ポ
リシリコン中に形成されたＰ−ｎ接合は、P+層
拡散層１０４，１０５の面積を変える事なく大き
くする事が出来、集積度を下げる事なく読み出
し、書き込みの速度を大きくする事が出来る利点
を有する事となる。
する。第４図に於いて、第１図と同じ部分は同じ
番号で示すが、SITのゲートとなるP+拡散層１０
４，１０５をベースとするバイポーラトランジス
タのエミツタはP+拡散層１０４，１０５に接続
するポリシリコン層４０１，４０２内で、P+拡
散層１０４，１０５と離れた部分に形成される。
即ち、ポリシリコン４０１，４０２のP+層１０
４，１０５に接する部分には、P+拡散層４０
３，４０４を形成し、更に、そのP+拡散層４０
３，４０４に接してn+拡散層４０５，４０６を
形成し、それらの間でＰ−ｎ接合を形成する。ポ
リシリコン中に形成されたＰ−ｎ接合は、P+層
拡散層１０４，１０５の面積を変える事なく大き
くする事が出来、集積度を下げる事なく読み出
し、書き込みの速度を大きくする事が出来る利点
を有する事となる。
尚、本発明の実施例については主に縦型のSIT
電界効果トランジスタについて述べたが、本発明
は通常の縦型及び横型の電界効果トランジスタに
ついても適用できる事、更に、全てのＮ型，Ｐ型
の導電型を変えた装置にも適用できる事は明白で
ある。
電界効果トランジスタについて述べたが、本発明
は通常の縦型及び横型の電界効果トランジスタに
ついても適用できる事、更に、全てのＮ型，Ｐ型
の導電型を変えた装置にも適用できる事は明白で
ある。
第１図は本発明の実施例を説明するための断面
図、第２図は本発明の実施例が構成する回路図で
ある。第３図および第４図はそれぞれ本発明の第
２および第３の実施例を示す断面図である。 尚、図に於いて、それぞれ１０１はN+基板、
１０２はN-層、１０３，１０４，１０５はP+
層、１０６，１０７，１０９はn+層、Q1，Q2は
PNPラーテラルバイポーラトランジスタ、Q3，
Q4はSITトランジスタ、Q5，Q6はNPNバイポー
ラトランジスタ、２０１，２０２は端子、２０
３，２０４は節点、３０１，３０２，４０１，４
０２はポリシリコン、４０３，４０４はP+拡散
層、４０５，４０６はn+拡散層である。
図、第２図は本発明の実施例が構成する回路図で
ある。第３図および第４図はそれぞれ本発明の第
２および第３の実施例を示す断面図である。 尚、図に於いて、それぞれ１０１はN+基板、
１０２はN-層、１０３，１０４，１０５はP+
層、１０６，１０７，１０９はn+層、Q1，Q2は
PNPラーテラルバイポーラトランジスタ、Q3，
Q4はSITトランジスタ、Q5，Q6はNPNバイポー
ラトランジスタ、２０１，２０２は端子、２０
３，２０４は節点、３０１，３０２，４０１，４
０２はポリシリコン、４０３，４０４はP+拡散
層、４０５，４０６はn+拡散層である。
Claims (1)
- １ フリツプフロツプ構成をなすメモリセルがエ
ミツタ領域を共通とする第１および第２のPNPト
ランジスタと、ゲート領域が前記第１のPNPトラ
ンジスタのコレクタ領域と共通な第１の縦型電界
効果トランジスタと、ゲート領域が前記第２の
PNPトランジスタのコレクタ領域と共通であり、
ドレイン領域が前記第１の縦型電界効果トランジ
スタと共通な第２の縦型電界効果トランジスタ
と、ベース領域が前記第１の縦型電界効果トラン
ジスタのゲート領域と共通であり、エミツタ領域
が該ゲート領域の拡散層内部もしくはこれに接し
て設けられた第１のNPNトランジスタと、ベー
ス領域が前記第２の縦型電界効果トランジスタの
ゲート領域と共通でありエミツタ領域が該ゲート
領域の拡散層内部もしくはこれに接して設けられ
たコレクタ領域が前記第１のNPNトランジスタ
と共通な第２のNPNトランジスタを有し、該第
１及び第２のNPNトランジスタを該メモリセル
の読み出し、書き込み用トランジスタとしそれら
のトランジスタのエミツタ領域をそれぞれ読み出
し、書き込み用端子に接続したことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9282578A JPS5519856A (en) | 1978-07-28 | 1978-07-28 | Semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9282578A JPS5519856A (en) | 1978-07-28 | 1978-07-28 | Semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5519856A JPS5519856A (en) | 1980-02-12 |
| JPS6238867B2 true JPS6238867B2 (ja) | 1987-08-20 |
Family
ID=14065201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9282578A Granted JPS5519856A (en) | 1978-07-28 | 1978-07-28 | Semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5519856A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4235860C2 (de) * | 1992-10-26 | 1998-07-09 | Mann & Hummel Filter | Rohrweiche |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5097286A (ja) * | 1973-12-25 | 1975-08-02 | ||
| JPS5176085A (ja) * | 1974-12-26 | 1976-07-01 | Tokyo Shibaura Electric Co | Handotaishusekikairono seizohoho |
| JPS5325378A (en) * | 1976-08-03 | 1978-03-09 | Nippon Gakki Seizo Kk | Semicond uctor integrated circuit device |
-
1978
- 1978-07-28 JP JP9282578A patent/JPS5519856A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5097286A (ja) * | 1973-12-25 | 1975-08-02 | ||
| JPS5176085A (ja) * | 1974-12-26 | 1976-07-01 | Tokyo Shibaura Electric Co | Handotaishusekikairono seizohoho |
| JPS5325378A (en) * | 1976-08-03 | 1978-03-09 | Nippon Gakki Seizo Kk | Semicond uctor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5519856A (en) | 1980-02-12 |
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