JPH0231505B2 - - Google Patents
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- JPH0231505B2 JPH0231505B2 JP60076871A JP7687185A JPH0231505B2 JP H0231505 B2 JPH0231505 B2 JP H0231505B2 JP 60076871 A JP60076871 A JP 60076871A JP 7687185 A JP7687185 A JP 7687185A JP H0231505 B2 JPH0231505 B2 JP H0231505B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、少なくとも２つの入力変数のブール
機能を実行する為の特に集積化された半導体回路
網に於ける相補型トランジスタ回路に関する。
機能を実行する為の特に集積化された半導体回路
網に於ける相補型トランジスタ回路に関する。
この様な機能を実行する回路は例えば電子的デ
ータ処理システムに於ける如く広範に用いられ、
ここではこれらはデータ信号の論理と時間の相互
関係の成立を実現する。この分野に於ける発展の
経過に於て、数年来より応答時間の速い、より正
確な、より経済的なコストの回路を提供する為の
努力がはらわれてきた。
ータ処理システムに於ける如く広範に用いられ、
ここではこれらはデータ信号の論理と時間の相互
関係の成立を実現する。この分野に於ける発展の
経過に於て、数年来より応答時間の速い、より正
確な、より経済的なコストの回路を提供する為の
努力がはらわれてきた。
信頼性及び製造コストの見地から、（これは貯
蔵装置の分野でも同じであるが）この様な回路の
発展過程はかなり早い時期に、集積化即ち高度の
実装密度を伴うマイクロ化された集積回路への傾
向を示した。その結果、抵抗を出来る限り用いな
い所謂TTL回路と呼ばれる回路で構成されたト
ランジスタ回路が用いられた。
蔵装置の分野でも同じであるが）この様な回路の
発展過程はかなり早い時期に、集積化即ち高度の
実装密度を伴うマイクロ化された集積回路への傾
向を示した。その結果、抵抗を出来る限り用いな
い所謂TTL回路と呼ばれる回路で構成されたト
ランジスタ回路が用いられた。
しかし、実装密度が高くなるに応じて、熱発散
の問題が非常に重要となつてくる。実装密度を高
く設計された回路は、ポータブルで且つ電池で動
作することが出来、しかも回路の消費電力が非常
に低い装置を実現する。回路技術を選択する場合
このような回路は動作速度は速いが通常消費電力
の高いバイポーラ・トランジスタで、形成される
べきか、若しくは動作速度は遅くとも熱の問題の
少ない電界効果トランジスタの如きユニポーラ・
トランジスタで形成されるべきかを深く考慮しな
ければならない。この様な代替的な回路技法を比
較する際の適当なフアクタは、H.C.Josephsによ
り“Microelectronics and Reliability”
Pergamon Press社の1965年版第４巻pp.345〜
350に述べられている様な電力と遅延の積である
といえる。このフアクタを考慮すると、特に相補
的な技法で設計される場合、理論的にはバイポー
ラ・トランジスタ回路技法が有利であると考えら
れる。しかし現在に至るまでバイポーラ・トラン
ジスタの相補型回路は論理システムを構成する唯
一の装置としては用いられないインバータのみで
あるこのため相補型論理装置の考えはCMOS回
路にのみ向けられている。
の問題が非常に重要となつてくる。実装密度を高
く設計された回路は、ポータブルで且つ電池で動
作することが出来、しかも回路の消費電力が非常
に低い装置を実現する。回路技術を選択する場合
このような回路は動作速度は速いが通常消費電力
の高いバイポーラ・トランジスタで、形成される
べきか、若しくは動作速度は遅くとも熱の問題の
少ない電界効果トランジスタの如きユニポーラ・
トランジスタで形成されるべきかを深く考慮しな
ければならない。この様な代替的な回路技法を比
較する際の適当なフアクタは、H.C.Josephsによ
り“Microelectronics and Reliability”
Pergamon Press社の1965年版第４巻pp.345〜
350に述べられている様な電力と遅延の積である
といえる。このフアクタを考慮すると、特に相補
的な技法で設計される場合、理論的にはバイポー
ラ・トランジスタ回路技法が有利であると考えら
れる。しかし現在に至るまでバイポーラ・トラン
ジスタの相補型回路は論理システムを構成する唯
一の装置としては用いられないインバータのみで
あるこのため相補型論理装置の考えはCMOS回
路にのみ向けられている。
最近、“IEEF Journal of Solid−State
Circuits”SC−７巻第５号、1972年10月発行
pp.351〜357に掲載されたＳ・Ｃ・Su及びJ.D.
MeindlのStanford Complementary工程にした
がつて製造され得るバイポーラ相補型トランジス
タを有する半導体装置が周知になつて来た。しか
し、ここに提案され又これに基づく論理回路は、
複数エミツタ若しくはダイオード論理回路が直列
接続されたバイポーラ相補型トランジスタを有す
るインバータのみである。相補型トランジスタで
実現された論理回路としては現在ではCMOS回
路技法のみである。
Circuits”SC−７巻第５号、1972年10月発行
pp.351〜357に掲載されたＳ・Ｃ・Su及びJ.D.
MeindlのStanford Complementary工程にした
がつて製造され得るバイポーラ相補型トランジス
タを有する半導体装置が周知になつて来た。しか
し、ここに提案され又これに基づく論理回路は、
複数エミツタ若しくはダイオード論理回路が直列
接続されたバイポーラ相補型トランジスタを有す
るインバータのみである。相補型トランジスタで
実現された論理回路としては現在ではCMOS回
路技法のみである。
従つて、本発明の目的は、ブール機能を行い且
つ特に電力・遅延積が改良された回路技法を提供
するにある。夫々の論理ゲートは、要求された
夫々の適合に対しどのような付加的な回路をも用
いる事なく、相互に直接接続される。更に、論理
回路は実装密度の高い集積回路として容易に実現
され得る。
つ特に電力・遅延積が改良された回路技法を提供
するにある。夫々の論理ゲートは、要求された
夫々の適合に対しどのような付加的な回路をも用
いる事なく、相互に直接接続される。更に、論理
回路は実装密度の高い集積回路として容易に実現
され得る。
全ての周知のバイポーラ相互型論理回路は、減
結合素子のスイツチング容量を再充電するために
受動素子（殆どの場合オーミツク抵抗である）を
必要とするという不利点を有してみたが、第１図
は夫々のスイツチング機能を有する能動的トラン
ジスタのみを含むバイポーラ相補型論理回路の新
規な電気回路を示している。第１図の回路は、２
つの入力変数Ａ及びＢの場合に関して、NAND
機能（正論理）若しくはNOR機能（負論理）を
実行する為の基本的な回路を示す。全ての複合論
理機能は、このNAND機能若しくはNOR機能
（基本装置）のみの結合により実現されるのは周
知の事実である。
結合素子のスイツチング容量を再充電するために
受動素子（殆どの場合オーミツク抵抗である）を
必要とするという不利点を有してみたが、第１図
は夫々のスイツチング機能を有する能動的トラン
ジスタのみを含むバイポーラ相補型論理回路の新
規な電気回路を示している。第１図の回路は、２
つの入力変数Ａ及びＢの場合に関して、NAND
機能（正論理）若しくはNOR機能（負論理）を
実行する為の基本的な回路を示す。全ての複合論
理機能は、このNAND機能若しくはNOR機能
（基本装置）のみの結合により実現されるのは周
知の事実である。
第１図の論理ゲートは直列に接続されたNPN
トランジスタＴ３及びＴ４とそれに直列に接続さ
れたPNPトランジスタＴ１及びＴ２の並列回路
を含む。PNPトランジスタＴ１及びＴ２のエミ
ツタは正の供給電圧VOに接続される。供給電圧
の他方の極はNPNトランジスタＴ４のエミツタ
に接続され、図中この他方の極はVRでしるされ
る。以下のこの回路の機能を説明する為、この基
準電圧VRはアース電位を有し、回路に供給され
る全動作電圧はVOであるとする。論理ゲートの
出力点Ｃは直列に接続されたNPNトランジスタ
Ｔ３及びＴ４と、並列に接続されたPNPトラン
ジスタＴ１，Ｔ２とが互いに接続される点に於て
得られる。入力ＡはNPNトランジスタＴ４のベ
ース及びPNPトランジスタＴ２のベースに接続
される。また、入力ＢはNPNトランジスタＴ３
及びPNPトランジスタＴ２のベースに接続され
る。
トランジスタＴ３及びＴ４とそれに直列に接続さ
れたPNPトランジスタＴ１及びＴ２の並列回路
を含む。PNPトランジスタＴ１及びＴ２のエミ
ツタは正の供給電圧VOに接続される。供給電圧
の他方の極はNPNトランジスタＴ４のエミツタ
に接続され、図中この他方の極はVRでしるされ
る。以下のこの回路の機能を説明する為、この基
準電圧VRはアース電位を有し、回路に供給され
る全動作電圧はVOであるとする。論理ゲートの
出力点Ｃは直列に接続されたNPNトランジスタ
Ｔ３及びＴ４と、並列に接続されたPNPトラン
ジスタＴ１，Ｔ２とが互いに接続される点に於て
得られる。入力ＡはNPNトランジスタＴ４のベ
ース及びPNPトランジスタＴ２のベースに接続
される。また、入力ＢはNPNトランジスタＴ３
及びPNPトランジスタＴ２のベースに接続され
る。
トランジスタは以下の特性を示さなければなら
ない。
ない。
(1) 略数ｍＶ単位の低い飽和電圧VCES
(2) 順方向及び逆方向の場合の電流利得は極めて
高い。
高い。
即ち βN≫１、βI≫１。
(3) PNPトランジスタ及びNPNトランジスタの
電圧、電流特性は略等しい。
電圧、電流特性は略等しい。
これらの仮定のもとで、供給電圧VOは、導通
中のPNPトランジスタ若しくはNPNトランジス
タのベース・エミツタ電圧と略一致する。例えば
第４図に関して後に説明する制御回路を介して供
給電圧はオフ状態に於て予め決定された適当なベ
ース電流IBOが流れる様にセツトされる。出力点
Ｃに於けるスイツチング容量の充電するスイツチ
ング動作の際に必要な電流はβ（約100）だけ高
く、従つてスイツチング速度は受動素子を有する
論理回路よりもはるかに速く若しくは同一のスイ
ツチング速度の場合、消費電力がはるかに少なく
なる。
中のPNPトランジスタ若しくはNPNトランジス
タのベース・エミツタ電圧と略一致する。例えば
第４図に関して後に説明する制御回路を介して供
給電圧はオフ状態に於て予め決定された適当なベ
ース電流IBOが流れる様にセツトされる。出力点
Ｃに於けるスイツチング容量の充電するスイツチ
ング動作の際に必要な電流はβ（約100）だけ高
く、従つてスイツチング速度は受動素子を有する
論理回路よりもはるかに速く若しくは同一のスイ
ツチング速度の場合、消費電力がはるかに少なく
なる。
第１図の論理回路の機能を説明する為、供給電
圧は＋VO＝0.7V、VR＝0Vと仮定される。入力信
号即ち入力変数Ａ及びＢの夫々は２つの予め決定
された電圧0V若しくは0.7Vのいずれかを呈し得
る。両入力変数（Ａ、Ｂ）が上位の電圧レベル
VO＝0.7Vを示す場合のみ、出力点Ｃに電位VR＝
０が生じるのは明らかである。その様な場合、
NPNトランジスタＴ３及びＴ４は両方共オンで
あり、そしてNPNトランジスタＴ４に与えられ
た下位電圧VRは、出力点Ｃに現われる。上位電
圧VOを２進数“１”に対応させ、下位電圧VRを
２進数“０”に対応させると（正論理）、第１図
の回路は入力変数Ａ及びＢのNAND機能を実行
する。この２進数の値に対して電位の値を逆の対
応関係にすると、NOR機能が達成される。又説
明された回路は２つよりも多い入力を有するよう
に拡張され得る。当然、第２Ｃ図のPNPトラン
ジスタ及びNPNトランジスタも電圧の極性を逆
にする事により互いに代えられる。従つて、正論
理の場合NORゲートが達成される。
圧は＋VO＝0.7V、VR＝0Vと仮定される。入力信
号即ち入力変数Ａ及びＢの夫々は２つの予め決定
された電圧0V若しくは0.7Vのいずれかを呈し得
る。両入力変数（Ａ、Ｂ）が上位の電圧レベル
VO＝0.7Vを示す場合のみ、出力点Ｃに電位VR＝
０が生じるのは明らかである。その様な場合、
NPNトランジスタＴ３及びＴ４は両方共オンで
あり、そしてNPNトランジスタＴ４に与えられ
た下位電圧VRは、出力点Ｃに現われる。上位電
圧VOを２進数“１”に対応させ、下位電圧VRを
２進数“０”に対応させると（正論理）、第１図
の回路は入力変数Ａ及びＢのNAND機能を実行
する。この２進数の値に対して電位の値を逆の対
応関係にすると、NOR機能が達成される。又説
明された回路は２つよりも多い入力を有するよう
に拡張され得る。当然、第２Ｃ図のPNPトラン
ジスタ及びNPNトランジスタも電圧の極性を逆
にする事により互いに代えられる。従つて、正論
理の場合NORゲートが達成される。
新規なバイポーラ相補型回路技法の機能達成の
為の上述の如く説明された条件は第２Ａ図の表面
図と第２Ｂ図の断面図により示された半導体構造
を有する良好な実施例により達成される。第１図
の回路を再び示す第２Ｃ図の回路では、集積化さ
れた実施例第２ａ図及び第２ｂ図に於ける夫々の
半導体領域との対応関係を容易にする為に各領域
に記号が記入されている。第２ａ図及び第２ｂ図
に示された集積化された半導体構造は主に電界効
果トランジスタに関して開発された処理段階に基
づいて形成される。本実施例に於てはサフアイア
は担持基板（carrier material）１として用いら
れ、その上に例えばシリコンの半導体層が付着さ
れそして、半導体層は酸化絶縁物２により分離さ
れている。全てのトランジスタは所謂横方向トラ
ンジスタとして設計されている。即ち、所謂縦方
向トランジスタと対照的にトランジスタのエミツ
タ、ベース、及びコレクタ領域は横方向に間隔を
もつて配列されている。サフアイアは絶縁物であ
るので、キヤリアの注入は横方向にのみ行なわれ
る。本実施例により示される如く夫々の領域の適
当な間隔及びドーピングにより所望の高い電流利
得が達成され得る。コレクタ領域及びエミツタ領
域は左右対称であるので電流利得βNはβIと等し
い。PNPトランジスタ及びNPNトランジスタの
領域間隔は同じマスクにより限定されるのが望ま
しく、そして二重層を用いるこれ自体周知の選択
的食刻工程により形成されその結果両方の型のト
ランジスタに関して略等しいVBE特性が得られ
る。
為の上述の如く説明された条件は第２Ａ図の表面
図と第２Ｂ図の断面図により示された半導体構造
を有する良好な実施例により達成される。第１図
の回路を再び示す第２Ｃ図の回路では、集積化さ
れた実施例第２ａ図及び第２ｂ図に於ける夫々の
半導体領域との対応関係を容易にする為に各領域
に記号が記入されている。第２ａ図及び第２ｂ図
に示された集積化された半導体構造は主に電界効
果トランジスタに関して開発された処理段階に基
づいて形成される。本実施例に於てはサフアイア
は担持基板（carrier material）１として用いら
れ、その上に例えばシリコンの半導体層が付着さ
れそして、半導体層は酸化絶縁物２により分離さ
れている。全てのトランジスタは所謂横方向トラ
ンジスタとして設計されている。即ち、所謂縦方
向トランジスタと対照的にトランジスタのエミツ
タ、ベース、及びコレクタ領域は横方向に間隔を
もつて配列されている。サフアイアは絶縁物であ
るので、キヤリアの注入は横方向にのみ行なわれ
る。本実施例により示される如く夫々の領域の適
当な間隔及びドーピングにより所望の高い電流利
得が達成され得る。コレクタ領域及びエミツタ領
域は左右対称であるので電流利得βNはβIと等し
い。PNPトランジスタ及びNPNトランジスタの
領域間隔は同じマスクにより限定されるのが望ま
しく、そして二重層を用いるこれ自体周知の選択
的食刻工程により形成されその結果両方の型のト
ランジスタに関して略等しいVBE特性が得られ
る。
第２ａ図はPNPトランジスタＴ１及びＴ２だ
けが４つの半導体領域により形成されるのを詳細
に示す。第２ａ図に於てトランジスタＴ１及びＴ
２に関して夫々Ｐ１は共通エミツタ領域でＰ２は
共通コレクタ領域である。分割されているベース
領域はPNPトランジスタＴ１に関しては、Ｎ１
で、そしてPNPトランジスタＴ２に関してはＮ
２であり、それらは酸化物絶縁領域２′により互
いに分離される。従つて、NPNトランジスタＴ
３及びＴ４に関しても夫々半導体領域Ｎ３／Ｐ
３／Ｎ３４及びＮ４／Ｐ４／Ｎ３４が与えられ
る。信号及び電圧供給の為の接続線は、夫々の接
続点により図式的にのみ示される。例えば、Ｐ１
領域は接続点３により電圧供給線と接続してい
る。このトランジスタは最小面積で設計されるの
で、パツキング密度の極めて高い論理回路が得ら
れ、この密度はCMOS回路に比較して非常に高
いことは明らかである。このことは、この回路技
法の静的な電力消費は以下に詳細に説明される如
く、動的な電力消費と比較して無視し得る程であ
るということに基づき可能となる。
けが４つの半導体領域により形成されるのを詳細
に示す。第２ａ図に於てトランジスタＴ１及びＴ
２に関して夫々Ｐ１は共通エミツタ領域でＰ２は
共通コレクタ領域である。分割されているベース
領域はPNPトランジスタＴ１に関しては、Ｎ１
で、そしてPNPトランジスタＴ２に関してはＮ
２であり、それらは酸化物絶縁領域２′により互
いに分離される。従つて、NPNトランジスタＴ
３及びＴ４に関しても夫々半導体領域Ｎ３／Ｐ
３／Ｎ３４及びＮ４／Ｐ４／Ｎ３４が与えられ
る。信号及び電圧供給の為の接続線は、夫々の接
続点により図式的にのみ示される。例えば、Ｐ１
領域は接続点３により電圧供給線と接続してい
る。このトランジスタは最小面積で設計されるの
で、パツキング密度の極めて高い論理回路が得ら
れ、この密度はCMOS回路に比較して非常に高
いことは明らかである。このことは、この回路技
法の静的な電力消費は以下に詳細に説明される如
く、動的な電力消費と比較して無視し得る程であ
るということに基づき可能となる。
製造工程に関しては、埋め込み型コレクタの如
き、バイポーラ標準方法を参照されたい。又、絶
縁は基板を絶縁する代りにMcGraw−Hill社1965
年版“Integrated Circuit”pp.168に述べられて
いるEPIC工程の如き分離ピツトによつて達成さ
れてもよい。更に、分離は分離領域の選択的な発
生の為、半導体と共に電気化学的に分離層を形成
するイオン・プランテーシヨンにより達成されて
もよい。
き、バイポーラ標準方法を参照されたい。又、絶
縁は基板を絶縁する代りにMcGraw−Hill社1965
年版“Integrated Circuit”pp.168に述べられて
いるEPIC工程の如き分離ピツトによつて達成さ
れてもよい。更に、分離は分離領域の選択的な発
生の為、半導体と共に電気化学的に分離層を形成
するイオン・プランテーシヨンにより達成されて
もよい。
本実施例により説明された上述の回路技法の主
要件は論理機能を実行する為、動的状態の間スイ
ツチング電流ISWが供給電圧VO及び次の関係によ
り決定されることを含む。
要件は論理機能を実行する為、動的状態の間スイ
ツチング電流ISWが供給電圧VO及び次の関係によ
り決定されることを含む。
VBEVO及びISW＝ｆ（VBE）
一方、静的状態に於て得られる静的電力は、ス
イツチング・トランジスタの深い飽和状態及び順
方向及び逆方向の高い電流利得により可能となる
再注入による電流ISWの“再利得”の原則に基づ
く。
イツチング・トランジスタの深い飽和状態及び順
方向及び逆方向の高い電流利得により可能となる
再注入による電流ISWの“再利得”の原則に基づ
く。
これらの原則は第３図に示された様な簡単なイ
ンバータ回路チエーンにより以下に詳しく述べら
れる。説明を簡単にする為、最初に両型式のトラ
ンジスタの特性は極性を離れて同一であるとす
る。
ンバータ回路チエーンにより以下に詳しく述べら
れる。説明を簡単にする為、最初に両型式のトラ
ンジスタの特性は極性を離れて同一であるとす
る。
第３図に示された様なインバータ回路の静的状
態の間、入力Ｅは上レベルの信号＋VOであると
すると、互いに相補的なトランジスタである第１
インバータ段のNPNトランジスタＴ１Ｎ、第２
インバータ段のPNPトランジスタＴ２Ｐ、第３
インバータ段のNPNトランジスタＴ３Ｎは、飽
和導通する。これは第３図に於て該当する夫々の
トランジスタに斜線を引く事により示される。電
圧Ｖ１から制御装置４により引き出されるインバ
ータ・チエインの動作電圧はVOである。
態の間、入力Ｅは上レベルの信号＋VOであると
すると、互いに相補的なトランジスタである第１
インバータ段のNPNトランジスタＴ１Ｎ、第２
インバータ段のPNPトランジスタＴ２Ｐ、第３
インバータ段のNPNトランジスタＴ３Ｎは、飽
和導通する。これは第３図に於て該当する夫々の
トランジスタに斜線を引く事により示される。電
圧Ｖ１から制御装置４により引き出されるインバ
ータ・チエインの動作電圧はVOである。
第３図に関するインバータ・チエインの静的オ
ン状態は(1)式により示される。
ン状態は(1)式により示される。
VBE＝VO−VCES (1)
即ち、例えばPNPトランジスタＴ２Ｐのベー
ス−エミツタ電圧は動作電圧VOと導通している
NPNトランジスタＴ１Ｎの飽和電圧の差である。
段階ごとの静止電流IOは飽和状態中に流れるベー
ス電流により生じる。順方向及び逆方向での電流
利得が高い場合上記ベース電流は低い。
ス−エミツタ電圧は動作電圧VOと導通している
NPNトランジスタＴ１Ｎの飽和電圧の差である。
段階ごとの静止電流IOは飽和状態中に流れるベー
ス電流により生じる。順方向及び逆方向での電流
利得が高い場合上記ベース電流は低い。
IO＝IB〔（１−αN）＋（１−αI）〕
・IE（VBE）〔（βN＋βI）／βN・βI〕
・IE（VEB） （2a）
αN及びαIはベース接地に於ける順方向若しくは
逆方向の電流利得因数を夫々示し、βN及びβIはエ
ミツタ接地に於ける電流利得を示す。α及びβの
関係は以下の如くである。
逆方向の電流利得因数を夫々示し、βN及びβIはエ
ミツタ接地に於ける電流利得を示す。α及びβの
関係は以下の如くである。
β＝α／（１−α）
IEはベース−エミツタ電圧VBEに依存する内部
エミツタ注入電流である。
エミツタ注入電流である。
対称的なトランジスタに関してはβN＝βI＝βで
あるのでこの場合１＋ββと仮定すると、(2)式
の様になる。
あるのでこの場合１＋ββと仮定すると、(2)式
の様になる。
IO（２／β）・IE（VBE） (2)
これは最大値としては次式である再利得スイツ
チング電流ISWの前述の原則を表わす。
チング電流ISWの前述の原則を表わす。
ISWIE（VBE） (3)
このスイツチング電流の再利得かくして低い静
的電流は以下の如く説明される。夫々の入力接続
点若しくは出力接続点に接続された回路容量のス
イツチングの後、飽和導通トランジスタに於て注
入電流は通常の方向、即ちエミツタにより注入さ
れた方向ばかりではなく、コレクタ−ベース接合
（次いでこれは順方向に極性付けられる）を経て
も流れ、外見上静的な状態では左右対称のトラン
ジスタの場合、極めて小さい差電流のみが生じ
る。
的電流は以下の如く説明される。夫々の入力接続
点若しくは出力接続点に接続された回路容量のス
イツチングの後、飽和導通トランジスタに於て注
入電流は通常の方向、即ちエミツタにより注入さ
れた方向ばかりではなく、コレクタ−ベース接合
（次いでこれは順方向に極性付けられる）を経て
も流れ、外見上静的な状態では左右対称のトラン
ジスタの場合、極めて小さい差電流のみが生じ
る。
(3)式に従つて、VBEはVO（動作電圧）及び飽和
電圧VCESにより予め決定され（(1)式参照）よつて
上に述べられた電流利得フアクタが等しいという
仮定の基では、スイツチング電流対静的電流の比
は(4)式の如くである。
電圧VCESにより予め決定され（(1)式参照）よつて
上に述べられた電流利得フアクタが等しいという
仮定の基では、スイツチング電流対静的電流の比
は(4)式の如くである。
ISW／IO＝β／２ (4)
従つて両方向に於ける電流利得が100の場合50
という値のスイツチング対静的パワー比が得られ
る。
という値のスイツチング対静的パワー比が得られ
る。
実際の論理機能の場合、入力の数（フアン・イ
ン＝FI）若しくは出力の数（フアン・アウト＝
FO）を考慮すると(5)式の様になる。
ン＝FI）若しくは出力の数（フアン・アウト＝
FO）を考慮すると(5)式の様になる。
ISW＝IO＝β／（FI＋FO） (5)
前述の仮定とは異なり、トランジスタは特性的
に対称ではない場合、より低い電流利得はかなり
効果的である。その様な場合β／２に代わり、平
均電流利得の値が適用されねばならない。
に対称ではない場合、より低い電流利得はかなり
効果的である。その様な場合β／２に代わり、平
均電流利得の値が適用されねばならない。
の値は以下の如くである。
＝βN・βI／（βN＋βI）
両方の型のトランジスタの対応性が不完全であ
ると、夫々のスイツチング状態に従い静的電流及
び対応するスイツチング電流は異なるという効果
が生じる。しかしこれは、信号パルスの先縁と後
縁を不揃いにするだけである。例えば負の電荷と
正の電荷の場合のスイツチング電流の比が３で
あると（略ｅに対応）、２つの型のトランジスタ
に対して｜△VBE｜26ｍＶ（温度電圧）が必要
である。
ると、夫々のスイツチング状態に従い静的電流及
び対応するスイツチング電流は異なるという効果
が生じる。しかしこれは、信号パルスの先縁と後
縁を不揃いにするだけである。例えば負の電荷と
正の電荷の場合のスイツチング電流の比が３で
あると（略ｅに対応）、２つの型のトランジスタ
に対して｜△VBE｜26ｍＶ（温度電圧）が必要
である。
飽和電圧VCES（(1)式参照）が異なつてもこれら
自体が低いために、殆ど影響はない。静的な低い
電圧の為には高度に反転された電流利得が要求さ
れる。しかし、飽和電圧の本質的な成分はオフセ
ツト電圧Vpffsetと呼ばれる。このオフセツト電圧
はコレクタ電流Ic＝０に於けるコレクタ−エミツ
タ電圧を表わす。高度に反転された電流利得に於
てオフセツト電圧は極めて低い。
自体が低いために、殆ど影響はない。静的な低い
電圧の為には高度に反転された電流利得が要求さ
れる。しかし、飽和電圧の本質的な成分はオフセ
ツト電圧Vpffsetと呼ばれる。このオフセツト電圧
はコレクタ電流Ic＝０に於けるコレクタ−エミツ
タ電圧を表わす。高度に反転された電流利得に於
てオフセツト電圧は極めて低い。
従つて、
｜Vpffset｜＝VT・lnαI
αI＝βI／（１＋βI）
VT＝温度電圧
例えば、
αI0.9（βI９）
｜Vpffset｜2.5ｍＶ
本発明の回路技法が実現され得るかどうかの問
題について、述べるとこれは全く可能である。こ
れは一般的なバイポーラ工程例えば埋め込み型コ
レクタを有する標準工程により、特に受動的な絶
縁（passive isolation）が用いられる場合、所望
の特性を有する補相型トランジスタを得る。
題について、述べるとこれは全く可能である。こ
れは一般的なバイポーラ工程例えば埋め込み型コ
レクタを有する標準工程により、特に受動的な絶
縁（passive isolation）が用いられる場合、所望
の特性を有する補相型トランジスタを得る。
以下は、サフアイアの如き絶縁基板上のシリコ
ンに於て全体的側面構造の例である。
ンに於て全体的側面構造の例である。
PNP及びNPNトランジスタのエミツタ注入電
流VBE（IE）に基づくベース−エミツタ電圧が等し
いという仮定は式に従つて飽和電流ISが等しいこ
とを示す。
流VBE（IE）に基づくベース−エミツタ電圧が等し
いという仮定は式に従つて飽和電流ISが等しいこ
とを示す。
IE＝IS・（expVBE／kT／ｑ−１） (7)
IS(PNP)＝・Ａ／WB・μp・po・ｋ・Ｔ
＝Ａ／WB・μp／ND・ni2
Claims (1)
- 【特許請求の範囲】 １ 半導体基体の表面付近の部分に異なる第１及
び第２導電型のトランジスタを有する半導体装置
において、 前記表面付近の部分に互いに離して形成された
前記第１導電型の第１及び第２領域Ｐ１及びＰ２
と、 前記表面付近の部分に互いに離して形成され、
前記第１及び第２領域に隣接して当該両領域間に
伸びる部分を有する前記第２導電型の第３及び第
４領域Ｎ１及びＮ２と、 前記表面付近の部分に互いに離して形成された
前記第２の導電型の第５、第６及び第７領域Ｎ３
４，Ｎ３及びＮ４と、 前記表面付近の部分に形成され、前記第５及び
第６領域に隣接して当該両領域間に伸びる部分を
有する前記第１導電型の第８領域Ｐ３と、 前記表面付近の部分に前記第８領域とは離して
形成され、前記第５及び第７領域に隣接して当該
両領域間に伸びる部分を有する前記第１導電型の
第９領域Ｐ４と、 を設け、前記第１、第２及び第３領域で前記第１
導電型の第１トランジスタＴ１を、前記第１、第
２及び第４領域で前記第１導電型の第２トランジ
スタＴ２を、前記第５、第６及び第８領域で前記
第２導電型の第１トランジスタＴ３を、そして前
記第５、第７及び第９領域で前記第２導電型の第
２トランジスタＴ４を夫々形成するようにしたこ
とを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2426447.9 | 1974-05-31 | ||
| DE2426447A DE2426447C2 (de) | 1974-05-31 | 1974-05-31 | Komplementäre Transistorschaltung zur Durchführung boole'scher Verknüpfungen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242661A JPS60242661A (ja) | 1985-12-02 |
| JPH0231505B2 true JPH0231505B2 (ja) | 1990-07-13 |
Family
ID=5917007
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50053325A Pending JPS50159957A (ja) | 1974-05-31 | 1975-05-06 | |
| JP60076871A Granted JPS60242661A (ja) | 1974-05-31 | 1985-04-12 | 半導体装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50053325A Pending JPS50159957A (ja) | 1974-05-31 | 1975-05-06 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US3956641A (ja) |
| JP (2) | JPS50159957A (ja) |
| DE (1) | DE2426447C2 (ja) |
| FR (1) | FR2273417B1 (ja) |
| GB (1) | GB1478935A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2530288C3 (de) * | 1975-07-07 | 1982-02-18 | Siemens AG, 1000 Berlin und 8000 München | Inverter in integrierter Injektionslogik |
| US4518874A (en) * | 1979-03-21 | 1985-05-21 | International Business Machines Corporation | Cascoded PLA array |
| US4306159A (en) * | 1979-06-14 | 1981-12-15 | International Business Machines Corporation | Bipolar inverter and NAND logic circuit with extremely low DC standby power |
| DE3476615D1 (en) * | 1984-06-08 | 1989-03-09 | Ibm Deutschland | Bipolar logic circuit with storage charge control |
| US4641047A (en) * | 1984-07-02 | 1987-02-03 | Motorola, Inc. | Complex direct coupled transistor logic |
| US5068702A (en) * | 1986-03-31 | 1991-11-26 | Exar Corporation | Programmable transistor |
| EP0246371B1 (en) * | 1986-05-22 | 1991-01-09 | International Business Machines Corporation | Integrated injection logic output circuit |
| US5150309A (en) * | 1987-08-04 | 1992-09-22 | Texas Instruments Incorporated | Comprehensive logic circuit layout system |
| US5091659A (en) * | 1991-04-16 | 1992-02-25 | International Business Machines Corporation | Composite logic gate circuit with means to reduce voltage required by logic transistors from external source |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE549063A (ja) * | 1955-06-28 | |||
| DE1081049B (de) * | 1957-11-14 | 1960-05-05 | Westinghouse Electric Corp | Sperrgatter bzw. logisches íÀUnd-NichtíÂ-Element unter Verwendung von Transistoren |
| DE1164480B (de) * | 1962-11-26 | 1964-03-05 | Siemens Ag | Aus einer npn- oder pnp-Mehrfachhalbleiter-anordnung aufgebautes logisches Schaltelement |
| DE1165660B (de) * | 1963-03-14 | 1964-03-19 | Telefunken Patent | Und-Schaltung mit zwei getrennt von aussen ansteuerbaren Transistoren |
| US3401359A (en) * | 1966-03-04 | 1968-09-10 | Bell Telephone Labor Inc | Transistor switching modulators and demodulators |
| US3541353A (en) * | 1967-09-13 | 1970-11-17 | Motorola Inc | Mosfet digital gate |
-
1974
- 1974-05-31 DE DE2426447A patent/DE2426447C2/de not_active Expired
-
1975
- 1975-02-11 US US05/549,116 patent/US3956641A/en not_active Expired - Lifetime
- 1975-03-27 GB GB12820/75A patent/GB1478935A/en not_active Expired
- 1975-04-24 FR FR7513750A patent/FR2273417B1/fr not_active Expired
- 1975-05-06 JP JP50053325A patent/JPS50159957A/ja active Pending
-
1985
- 1985-04-12 JP JP60076871A patent/JPS60242661A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| FR2273417B1 (ja) | 1977-04-15 |
| JPS50159957A (ja) | 1975-12-24 |
| FR2273417A1 (ja) | 1975-12-26 |
| JPS60242661A (ja) | 1985-12-02 |
| DE2426447A1 (de) | 1975-12-11 |
| DE2426447C2 (de) | 1982-05-27 |
| US3956641A (en) | 1976-05-11 |
| GB1478935A (en) | 1977-07-06 |
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