JPS6238671B2 - - Google Patents
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- Publication number
- JPS6238671B2 JPS6238671B2 JP53018724A JP1872478A JPS6238671B2 JP S6238671 B2 JPS6238671 B2 JP S6238671B2 JP 53018724 A JP53018724 A JP 53018724A JP 1872478 A JP1872478 A JP 1872478A JP S6238671 B2 JPS6238671 B2 JP S6238671B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- inverter
- output terminal
- circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012790 confirmation Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は電子時計に於ける入出力端回路に関す
るものである。
るものである。
従来の電子時計に於いて入出力端回路は、入力
時と出力時の区別をし使用されていた。従つて入
力端として使用する場合には出力端として使用す
ることは出来なかつた。本来入出力端としての兼
用は少ない端子で多くの機能を果たすことが目的
であることからすれば非常に不満足な方式であつ
た。近年の様に電子時計が多機能化し、素子数の
増大と共に各部の信号の複雑化により、製品チエ
ツクの段階で能率よく動作チエツクをしようとす
る際各回路ブロツク毎の動作状態を知ることが出
来れば動作チエツクに要する時間を短縮出来る。
該動作チエツクの為には入出端の数が増加し集積
化に際し集積回路チツプ面積が拡大し、更には実
装上においても困難な部分が増すという欠点が生
じる。
時と出力時の区別をし使用されていた。従つて入
力端として使用する場合には出力端として使用す
ることは出来なかつた。本来入出力端としての兼
用は少ない端子で多くの機能を果たすことが目的
であることからすれば非常に不満足な方式であつ
た。近年の様に電子時計が多機能化し、素子数の
増大と共に各部の信号の複雑化により、製品チエ
ツクの段階で能率よく動作チエツクをしようとす
る際各回路ブロツク毎の動作状態を知ることが出
来れば動作チエツクに要する時間を短縮出来る。
該動作チエツクの為には入出端の数が増加し集積
化に際し集積回路チツプ面積が拡大し、更には実
装上においても困難な部分が増すという欠点が生
じる。
本発明の目的は上記欠点を除去した電子時計を
提供することにある。
提供することにある。
上記目的の為本発明による電子時計は一つの端
子を入出力端子とし同時に入力端回路、出力端回
路動作が可能となる手段を備えている。その為端
子を増加せず各回路ブロツク毎の動作状態をチエ
ツクすることが出来、ICをコンパクトにまとめ
あげることが出来る。
子を入出力端子とし同時に入力端回路、出力端回
路動作が可能となる手段を備えている。その為端
子を増加せず各回路ブロツク毎の動作状態をチエ
ツクすることが出来、ICをコンパクトにまとめ
あげることが出来る。
以下図面に基ずいて説明を行なう。
第１図は入力端回路又は入出力端回路を備えた
電子時計の簡単なブロツク図の一実施例である。
電子時計の簡単なブロツク図の一実施例である。
第１図に於いて１１は基準信号発生回路であり
32KHZ付近の周波数で発振する＋５゜×カツト
屈曲振動子、4KHZ付近の周波数で発振するAT
カツト厚みすべり振動子を基準振動子としてい
る。１２は基準信号を分周し計時の最小単位とな
る信号を作る計時単位信号作製回路。１３は計時
単位信号を受け計時信号を作り時刻を保持する計
時装置。１４は計時装置からの時刻情報を表示す
る表示装置、１０は前記回路及び装置１１〜１４
を含む基本時計システムブロツクである。１５は
入力端回路又は入出力端回路である。１６は入力
端子又は入出力端子である。
32KHZ付近の周波数で発振する＋５゜×カツト
屈曲振動子、4KHZ付近の周波数で発振するAT
カツト厚みすべり振動子を基準振動子としてい
る。１２は基準信号を分周し計時の最小単位とな
る信号を作る計時単位信号作製回路。１３は計時
単位信号を受け計時信号を作り時刻を保持する計
時装置。１４は計時装置からの時刻情報を表示す
る表示装置、１０は前記回路及び装置１１〜１４
を含む基本時計システムブロツクである。１５は
入力端回路又は入出力端回路である。１６は入力
端子又は入出力端子である。
通常入力端回路として使用の場合は、強制的に
入力端子を一定の直流レベルに固定するか、信号
を入力することにより基本時計システムブロツク
１０を制御する。更に出力端回路として使用の場
合には基本時計システムブロツクの内の一部の信
号を出力させることが出来る。
入力端子を一定の直流レベルに固定するか、信号
を入力することにより基本時計システムブロツク
１０を制御する。更に出力端回路として使用の場
合には基本時計システムブロツクの内の一部の信
号を出力させることが出来る。
第２図は従来の電子時計の入出力端回路の一例
である。２１は入出力端子であり、24の信号を
検出することが出来ると共に強制的に信号を入力
することが出来る。しかし入力端回路、出力端回
路として同時に使用することは不可能である。
である。２１は入出力端子であり、24の信号を
検出することが出来ると共に強制的に信号を入力
することが出来る。しかし入力端回路、出力端回
路として同時に使用することは不可能である。
第３図は従来の電子時計の入力端回路の一例で
ある。３１は入力端子、３２，３３はＮチヤネル
MOS−FETであり、特に３２は高抵抗として使
用されている。従い入力端子３１がオープンの
時、ライン３４は電源電圧の低電位に設定され
30は低電位が出力される。この時トランジスタ３
３はONでありライン３４、と３５は正帰還ルー
プをとなり電位を安定に保つ。
ある。３１は入力端子、３２，３３はＮチヤネル
MOS−FETであり、特に３２は高抵抗として使
用されている。従い入力端子３１がオープンの
時、ライン３４は電源電圧の低電位に設定され
30は低電位が出力される。この時トランジスタ３
３はONでありライン３４、と３５は正帰還ルー
プをとなり電位を安定に保つ。
第４図は本発明の電子時計に於ける入出力端回
路の一実施例である。
路の一実施例である。
第４図に於いて、４１は入出力端子、４２，４
３，４４はＮチヤネルMOS−FET、４５，４６
はCMOS−FETで構成された第１及び第２のイ
ンバータ回路、４７は論理ゲートで、CMOS−
FETで構成されたAND回路、４８は入出力端回
路である。FET４２は高抵抗の抵抗要素として
使用されている。入出力端子４１がオープン時に
於いては、ライン４９には電源電圧の低電位が印
加され、出力ライン２には第３図の例同様低電
位が出力される。入出力端子４１が高電位時、
FET４３はOFFになり、出力ライン２には高
電位が出力される。更に他の回路ブロツクの出力
信号１を検出する場合、入出力端子４１に適当
な抵抗要素Ｒの一端を接続し他の一端に電源電位
の低電位よりも若干高めの電位VSS2を接続す
る。この時AND回路４７の出力は１が出力さ
れ、FET４４は出力１に従つてON−OFFされ
る。従いライン４９の電位は、FET４４がONの
時、 （VSS2−VSS）・ Ｒ４２・Ｒ４４（Ｒ４３＋Ｒ４６Ｎ）／Ｒ４２・Ｒ４４（Ｒ４３＋Ｒ４６Ｎ）＋Ｒ〔Ｒ４４・Ｒ４２＋Ｒ４２（Ｒ
４３＋Ｒ４６Ｎ）＋Ｒ４４（Ｒ４３＋Ｒ４６Ｎ）〕−(1) であらわされるがR43の抵抗値が非常に小さく、
R42の抵抗値が非常に大とすると上記(1)式は、 （VSS2−VSS）・ Ｒ４４・Ｒ４６Ｎ／Ｒ４４・Ｒ４６Ｎ＋Ｒ（Ｒ４４＋
Ｒ４６Ｎ）−(2) となる。
３，４４はＮチヤネルMOS−FET、４５，４６
はCMOS−FETで構成された第１及び第２のイ
ンバータ回路、４７は論理ゲートで、CMOS−
FETで構成されたAND回路、４８は入出力端回
路である。FET４２は高抵抗の抵抗要素として
使用されている。入出力端子４１がオープン時に
於いては、ライン４９には電源電圧の低電位が印
加され、出力ライン２には第３図の例同様低電
位が出力される。入出力端子４１が高電位時、
FET４３はOFFになり、出力ライン２には高
電位が出力される。更に他の回路ブロツクの出力
信号１を検出する場合、入出力端子４１に適当
な抵抗要素Ｒの一端を接続し他の一端に電源電位
の低電位よりも若干高めの電位VSS2を接続す
る。この時AND回路４７の出力は１が出力さ
れ、FET４４は出力１に従つてON−OFFされ
る。従いライン４９の電位は、FET４４がONの
時、 （VSS2−VSS）・ Ｒ４２・Ｒ４４（Ｒ４３＋Ｒ４６Ｎ）／Ｒ４２・Ｒ４４（Ｒ４３＋Ｒ４６Ｎ）＋Ｒ〔Ｒ４４・Ｒ４２＋Ｒ４２（Ｒ
４３＋Ｒ４６Ｎ）＋Ｒ４４（Ｒ４３＋Ｒ４６Ｎ）〕−(1) であらわされるがR43の抵抗値が非常に小さく、
R42の抵抗値が非常に大とすると上記(1)式は、 （VSS2−VSS）・ Ｒ４４・Ｒ４６Ｎ／Ｒ４４・Ｒ４６Ｎ＋Ｒ（Ｒ４４＋
Ｒ４６Ｎ）−(2) となる。
FET４４がOFFの時、
(2)式と同様条件下に於いては、
（VSS2−VSS）・Ｒ４６Ｎ／Ｒ４６Ｚ＋Ｒ −(3)
となる。
Ｒ：負荷された抵抗値、
R42：FET４２の抵抗値、
R43：FET４３のON抵抗値、
R44：FET４４のON抵抗値、
R46N：インバータ４６のＮチヤネルON抵抗値。
従つてVSSを基準とすれば、上記(2)式と(3)式と
の間の電位で１の出力信号を検出することが出
来る。以上の説明の様に２に低電位を出力しな
がら、信号１を検出することが出来る。
の間の電位で１の出力信号を検出することが出
来る。以上の説明の様に２に低電位を出力しな
がら、信号１を検出することが出来る。
以上実施例の説明で明らかな様に従来入出力端
回路の機能を同時動作することが出来なかつたが
本方式によれば入出力端回路を同時動作させるこ
とが出来き、端子数を増加させることなく内部主
要動作を検査することが出来チエツク用端子を別
に設ける必要がなくなる。更には端子数の増加に
よる集積回路面積の増加、実装上の困難さを減少
することが出来又動作チエツクの際時間を大幅に
短縮出来る等効果が大である。
回路の機能を同時動作することが出来なかつたが
本方式によれば入出力端回路を同時動作させるこ
とが出来き、端子数を増加させることなく内部主
要動作を検査することが出来チエツク用端子を別
に設ける必要がなくなる。更には端子数の増加に
よる集積回路面積の増加、実装上の困難さを減少
することが出来又動作チエツクの際時間を大幅に
短縮出来る等効果が大である。
第１図は本発明の一実施例を示すブロツク図、
第２図は従来の入出力端回路の一例を示す部分回
路図第３図は従来の入力端回路の一例、を示す部
分回路図第４図は本発明の入出力端回路の一実施
例回路図である。 １０……時計システムブロツク、１５，４８…
…入、出力回路、１６，４１……入、出力端子、
４２……抵抗要素、４５……第１のインバータ、
４６……第２のインバータ。
第２図は従来の入出力端回路の一例を示す部分回
路図第３図は従来の入力端回路の一例、を示す部
分回路図第４図は本発明の入出力端回路の一実施
例回路図である。 １０……時計システムブロツク、１５，４８…
…入、出力回路、１６，４１……入、出力端子、
４２……抵抗要素、４５……第１のインバータ、
４６……第２のインバータ。
Claims (1)
- １ 内部回路機能制御用の入力端子と、内部回路
動作確認用の信号を送出する出力端子を兼用する
入出力端子を有する入出力端回路を備えた電子時
計に於いて、前記入出力端子に入力端が接続され
た第１のインバータと、該第１のインバータに直
列に接続された第２のインバータと、該第１のイ
ンバータと該第２のインバータの接続点の電位に
よつて制御され該第１のインバータの入力端と該
第２のインバータの出力端間に接続されたトラン
ジスタとでインバータリングを構成し、一端が前
記第１、第２のインバータの接続点に接続し、他
端を内部動作確認信号の出力端に接続した論理ゲ
ートと該論理ゲートの出力に制御端子が接続さ
れ、前記第１のインバータの入力端と電源の低電
位間の抵抗要素と並列に接続されたトランジスタ
とにより構成された入力端回路を備えたことを特
徴とする電子時計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1872478A JPS54111863A (en) | 1978-02-21 | 1978-02-21 | Electronic watch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1872478A JPS54111863A (en) | 1978-02-21 | 1978-02-21 | Electronic watch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54111863A JPS54111863A (en) | 1979-09-01 |
| JPS6238671B2 true JPS6238671B2 (ja) | 1987-08-19 |
Family
ID=11979604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1872478A Granted JPS54111863A (en) | 1978-02-21 | 1978-02-21 | Electronic watch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54111863A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5162070A (ja) * | 1974-11-28 | 1976-05-29 | Suwa Seikosha Kk | Denshishikitokei |
-
1978
- 1978-02-21 JP JP1872478A patent/JPS54111863A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5162070A (ja) * | 1974-11-28 | 1976-05-29 | Suwa Seikosha Kk | Denshishikitokei |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54111863A (en) | 1979-09-01 |
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