JPS6238330Y2 - - Google Patents
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- Publication number
- JPS6238330Y2 JPS6238330Y2 JP7045384U JP7045384U JPS6238330Y2 JP S6238330 Y2 JPS6238330 Y2 JP S6238330Y2 JP 7045384 U JP7045384 U JP 7045384U JP 7045384 U JP7045384 U JP 7045384U JP S6238330 Y2 JPS6238330 Y2 JP S6238330Y2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- power supply
- input terminal
- signal
- light emitting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000002955 isolation Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000003321 amplification Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Description
【考案の詳細な説明】
本考案はフオトカプラを用いたアイソレーシヨ
ン増幅回路で、特にフオトカプラの発光素子に直
流電源を重畳して交流信号の伝達を可能とする回
路に関するものである。
ン増幅回路で、特にフオトカプラの発光素子に直
流電源を重畳して交流信号の伝達を可能とする回
路に関するものである。
従来のアイソレーシヨン増幅回路は第１図に示
すように、信号入力端子IN、入力帰還抵抗R0、
フオトカプラPCの発光ダイオードD0を駆動する
第１の演算増幅器OP0、発光ダイオードD0に直流
電流を重畳するためのバイアス電源E1、帰還用
受光ダイオードD1、信号伝達用受光ダイオード
D2、この受光ダイオードD2に流れる電流を抵抗
R2と共に電圧変換する第２の演算増幅器OP1から
構成されており、信号入力端子INに信号ｖsが印
加されると、受光ダイオードD1に（E16vs）／R0
の電流が流れるように第１の演算増幅器OP0の出
力は動作する。然るに帰還用受光ダイオードD1
に流れる電流は発光ダイオードD0に流れる電流
に電流伝達率η０を乗じた電流であるから発光ダ
イオードD0に流れる電流は（E1−ｖs）／R0・η
０となる。
すように、信号入力端子IN、入力帰還抵抗R0、
フオトカプラPCの発光ダイオードD0を駆動する
第１の演算増幅器OP0、発光ダイオードD0に直流
電流を重畳するためのバイアス電源E1、帰還用
受光ダイオードD1、信号伝達用受光ダイオード
D2、この受光ダイオードD2に流れる電流を抵抗
R2と共に電圧変換する第２の演算増幅器OP1から
構成されており、信号入力端子INに信号ｖsが印
加されると、受光ダイオードD1に（E16vs）／R0
の電流が流れるように第１の演算増幅器OP0の出
力は動作する。然るに帰還用受光ダイオードD1
に流れる電流は発光ダイオードD0に流れる電流
に電流伝達率η０を乗じた電流であるから発光ダ
イオードD0に流れる電流は（E1−ｖs）／R0・η
０となる。
一方、出力信号は発光ダイオードD0に流れる
電流に受光ダイオードD2の電流伝達率η１と出
力抵抗R2を乗じた電圧となり、−（E1−ｖs）・R2
η１／R0・η０となる。また、発光ダイオード
D0に流れる電流はバイアス電源E1による直流電
流成分E1／R0・η０と入力信号νsによる交流成
分ｖs／R0・η０とから成つている。従つて、こ
のような従来の構成では直流電流成分が交流成分
より大きいことが交流信号を伝達するための条件
となり、バイアス電源E1を必要とする。また、
受光ダイオードD1，D2の電流伝達率η０，η１
及び抵抗R0，R2を等しく考えると出力電圧はｖs
−E1となり、バイアス電源E1に発生する電源雑
音がそのまま出力信号に加わるという欠点を有
し、その上、電源雑音防止のための電源部の回路
構成が複雑化し、経済化、小型集積化に適してい
ない欠点があつた。
電流に受光ダイオードD2の電流伝達率η１と出
力抵抗R2を乗じた電圧となり、−（E1−ｖs）・R2
η１／R0・η０となる。また、発光ダイオード
D0に流れる電流はバイアス電源E1による直流電
流成分E1／R0・η０と入力信号νsによる交流成
分ｖs／R0・η０とから成つている。従つて、こ
のような従来の構成では直流電流成分が交流成分
より大きいことが交流信号を伝達するための条件
となり、バイアス電源E1を必要とする。また、
受光ダイオードD1，D2の電流伝達率η０，η１
及び抵抗R0，R2を等しく考えると出力電圧はｖs
−E1となり、バイアス電源E1に発生する電源雑
音がそのまま出力信号に加わるという欠点を有
し、その上、電源雑音防止のための電源部の回路
構成が複雑化し、経済化、小型集積化に適してい
ない欠点があつた。
本考案はこのような従来の欠点を除去したもの
で、回路を自己バイアス動作させることによつ
て、バイアス電源の除去と電源雑音の抑圧を計る
ようにしたものである。以下本考案の一実施例を
図面により詳細に説明する。
で、回路を自己バイアス動作させることによつ
て、バイアス電源の除去と電源雑音の抑圧を計る
ようにしたものである。以下本考案の一実施例を
図面により詳細に説明する。
第２図は本考案アイソレーシヨン増幅回路の一
実施例を示す回路図で、第１図と共通する部分に
は同一の参照符号を付した。図においてR3は自
己バイアス用抵抗、C0はコンデンサである。
実施例を示す回路図で、第１図と共通する部分に
は同一の参照符号を付した。図においてR3は自
己バイアス用抵抗、C0はコンデンサである。
今、信号入力端子INに信号νsが印加されると
き、第１の演算増幅器OP0の出力電圧をV0とする
と、発光ダイオードD0には（E2−V0）R1なる電
流が流れて受光ダイオードD1には電流伝達率η
０を乗じた（E2−V0）η０／R1なる電流が流れ、
また抵抗R0に（E2−V0）η０・R0／R1なる電圧降
下を生じ、第１の演算増幅器OP0の正入力端子電
圧は ｖs＋（E2−V0）η０・R0／R1となる。
き、第１の演算増幅器OP0の出力電圧をV0とする
と、発光ダイオードD0には（E2−V0）R1なる電
流が流れて受光ダイオードD1には電流伝達率η
０を乗じた（E2−V0）η０／R1なる電流が流れ、
また抵抗R0に（E2−V0）η０・R0／R1なる電圧降
下を生じ、第１の演算増幅器OP0の正入力端子電
圧は ｖs＋（E2−V0）η０・R0／R1となる。
一方、第１の演算増幅器OP0の負入力端子電圧
は抵抗R3とコンデンサC0のインピーダンス分割
比に演算増幅器OP0の出力電圧V0を乗じた電圧で
あるからV0／（１＋ｊ・ω・C0・R3）となる。従
つて、演算増幅器OP0は正入力端子電圧と負入力
端子電圧が等しくなるように動作するので、演算
増幅器OP0の出力電圧V0は次式のように表わされ
る。
は抵抗R3とコンデンサC0のインピーダンス分割
比に演算増幅器OP0の出力電圧V0を乗じた電圧で
あるからV0／（１＋ｊ・ω・C0・R3）となる。従
つて、演算増幅器OP0は正入力端子電圧と負入力
端子電圧が等しくなるように動作するので、演算
増幅器OP0の出力電圧V0は次式のように表わされ
る。
V0＝Ｅ２・η０・Ｒ０＋ｖｓ・Ｒ１／η０・Ｒ０（１
＋ｊ・ω・Ｃ０・Ｒ３）＋Ｒ１ （１＋ｊ・ω・C0.R3） また、発光ダイオードD0に流れる電流は（E2
−V0）／R1であるから発光ダイオードD2には電流
伝達率η１を乗じた（E2−V0）η１／R1なる電流
が流れる。従つて、第２の演算増幅器OP1の出力
電圧Ｖputは発光ダイオードD2の電流に抵抗R2を
乗じた値であるから次式で表わされる。
＋ｊ・ω・Ｃ０・Ｒ３）＋Ｒ１ （１＋ｊ・ω・C0.R3） また、発光ダイオードD0に流れる電流は（E2
−V0）／R1であるから発光ダイオードD2には電流
伝達率η１を乗じた（E2−V0）η１／R1なる電流
が流れる。従つて、第２の演算増幅器OP1の出力
電圧Ｖputは発光ダイオードD2の電流に抵抗R2を
乗じた値であるから次式で表わされる。
Ｖput＝−Ｅ２・ｖｓ（１＋ｊ・ω・Ｃ０・Ｒ３）／η
０・Ｒ０（１＋ｊ・ω・Ｃ０・Ｒ３）＋Ｒ１ ・η１・R2 この式において、入力信号ｖs＝０の時、出力
は−E2・η１・R2／（η０・R0＋R1）となり、発
光ダイオードD0に流れる直流成分が現われる。
０・Ｒ０（１＋ｊ・ω・Ｃ０・Ｒ３）＋Ｒ１ ・η１・R2 この式において、入力信号ｖs＝０の時、出力
は−E2・η１・R2／（η０・R0＋R1）となり、発
光ダイオードD0に流れる直流成分が現われる。
従つて、この直流成分を交流信号成分より大き
くなるように各定数を決定すれば、交流信号を伝
達するためのバイアス電源を必要としない。ま
た、電源E2に雑音電圧−ｅが発生した時、第２
の演算増幅器OP1の出力雑音電圧ｖputは次式で表
わされる。
くなるように各定数を決定すれば、交流信号を伝
達するためのバイアス電源を必要としない。ま
た、電源E2に雑音電圧−ｅが発生した時、第２
の演算増幅器OP1の出力雑音電圧ｖputは次式で表
わされる。
ｖput＝ｅ・η１・Ｒ２／η０・Ｒ０（１＋ｊ・ω・
Ｃ０・Ｒ３）＋Ｒ１ そこで、２個のフオトカプラの電流伝達率η
０，η１および抵抗R0，R2を等しく考えるとｖpu
ｔはｅ／〔（１＋ｊ・ω・C0・R3）＋R1／η１・
R2〕となり、従つてC0とR3の積を十分に大きく選
択することによりE2の電源雑音をを大きく減衰
させることができる。
Ｃ０・Ｒ３）＋Ｒ１ そこで、２個のフオトカプラの電流伝達率η
０，η１および抵抗R0，R2を等しく考えるとｖpu
ｔはｅ／〔（１＋ｊ・ω・C0・R3）＋R1／η１・
R2〕となり、従つてC0とR3の積を十分に大きく選
択することによりE2の電源雑音をを大きく減衰
させることができる。
以上詳細に説明したように、本考案はフオトカ
プラの発光素子にバイアス電源を使用せずに直流
電源を重畳し、電源雑音を抑圧して交流信号を伝
達可能にしたから使用電源が節約され、その上電
源雑音を減衰させるので例えば伝送雑音規格の厳
しい局用電子交換機等の加入者回路に用いられ、
アース分離伝送回路に利用できる等の効果があ
る。
プラの発光素子にバイアス電源を使用せずに直流
電源を重畳し、電源雑音を抑圧して交流信号を伝
達可能にしたから使用電源が節約され、その上電
源雑音を減衰させるので例えば伝送雑音規格の厳
しい局用電子交換機等の加入者回路に用いられ、
アース分離伝送回路に利用できる等の効果があ
る。
第１図は従来のバイアス電源を使用したアイソ
レーシヨン増幅回路を示す図、第２図は本考案ア
イソレーシヨン増幅回路の一実施例を示す図であ
る。 OP0……第１の演算増幅器、OP1……第２の演
算増幅器、R0，R1，R2，R3……抵抗、C0……コ
ンデンサ、PC……フオトカプラ、E1，E2，E3…
…電源。
レーシヨン増幅回路を示す図、第２図は本考案ア
イソレーシヨン増幅回路の一実施例を示す図であ
る。 OP0……第１の演算増幅器、OP1……第２の演
算増幅器、R0，R1，R2，R3……抵抗、C0……コ
ンデンサ、PC……フオトカプラ、E1，E2，E3…
…電源。
Claims (1)
- 第１の演算増幅器の出力に、１個又は２個のフ
オトカプラの発光素子、抵抗、電源を直列に接続
し、第１の受光素子に流れる電流が第１の演算増
幅器の正入力端子へ負帰還を行い、第２の受光素
子が第２の演算増幅器に信号を伝達するアイソレ
ーシヨン増幅回路において、第１の演算増幅器の
出力と、同じくその負入力端子を抵抗で接続し、
且つ負入力端子をコンデンサでアースして１個又
は２個のフオトカプラの発光素子に直流電流を重
畳して交流信号を伝達することを特徴とするアイ
ソレーシヨン増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045384U JPS601016U (ja) | 1984-05-16 | 1984-05-16 | アイソレ−シヨン増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045384U JPS601016U (ja) | 1984-05-16 | 1984-05-16 | アイソレ−シヨン増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS601016U JPS601016U (ja) | 1985-01-07 |
| JPS6238330Y2 true JPS6238330Y2 (ja) | 1987-09-30 |
Family
ID=30200601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7045384U Granted JPS601016U (ja) | 1984-05-16 | 1984-05-16 | アイソレ−シヨン増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601016U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517154A (en) * | 1995-01-13 | 1996-05-14 | Tektronix, Inc. | Split-path linear isolation circuit apparatus and method |
-
1984
- 1984-05-16 JP JP7045384U patent/JPS601016U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS601016U (ja) | 1985-01-07 |
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