JPS5813024A - 電子機器の出力回路 - Google Patents
電子機器の出力回路Info
- Publication number
- JPS5813024A JPS5813024A JP56111330A JP11133081A JPS5813024A JP S5813024 A JPS5813024 A JP S5813024A JP 56111330 A JP56111330 A JP 56111330A JP 11133081 A JP11133081 A JP 11133081A JP S5813024 A JPS5813024 A JP S5813024A
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- JP
- Japan
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- transistor
- output
- circuit
- diode
- current
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電子カウンタータイマ・近接スイッチｅ光電
スイッチ等の電子機器の出力回路の保護回路に関する。
スイッチ等の電子機器の出力回路の保護回路に関する。
電子機器の内部回路はＴＴＬ （Ｔｒａｎｓｉｓｔｏｒ
Ｔｒａｎ−ｓｉｓｔｏｒ Ｌｏｇｉｃ）等の論理回路
１で構成されることが一般的であるが、その場合の出力
回路は第１図に示されるトーテムポール出力形か、第２
図に示されるオープンコレクタ出力形で構成されるのが
通例である。図中爬、鳥は抵抗、ｑ〜Ｑ６はトランジス
タである。
Ｔｒａｎ−ｓｉｓｔｏｒ Ｌｏｇｉｃ）等の論理回路
１で構成されることが一般的であるが、その場合の出力
回路は第１図に示されるトーテムポール出力形か、第２
図に示されるオープンコレクタ出力形で構成されるのが
通例である。図中爬、鳥は抵抗、ｑ〜Ｑ６はトランジス
タである。
一方前記出力回路に接続される入力回蕗はフォトカプラ
などの素子が使われる事が多い。
などの素子が使われる事が多い。
この場合、第３図に示される様にソース電流ｉ、が必要
な場合と第４図に示される様にシンク電流１２が必要な
場合とがある。
な場合と第４図に示される様にシンク電流１２が必要な
場合とがある。
そしてソース電流１、が必要な場合はトーテムポール出
力が適当であるが、シンク電流１２が必要でしかも接続
される電子機器の電源電圧が出力側の電源電圧よりも高
い場合はオープンコレフタ出力の各回路に接続するのが
適当である。
力が適当であるが、シンク電流１２が必要でしかも接続
される電子機器の電源電圧が出力側の電源電圧よりも高
い場合はオープンコレフタ出力の各回路に接続するのが
適当である。
この様に入力回路が特定できない電子機器の出力回路は
第１図、及び第２図で示される回路では不十分である。
第１図、及び第２図で示される回路では不十分である。
尚又、出力端子とアース間が短絡された場合には出力回
路自体を破損してしまう欠点がある。図中Ｒ８、Ｒ４は
抵抗、Ｄ／はフォトダイオード、Ｔｌはフォトトランジ
スタである。
路自体を破損してしまう欠点がある。図中Ｒ８、Ｒ４は
抵抗、Ｄ／はフォトダイオード、Ｔｌはフォトトランジ
スタである。
本発明は上記従来の欠点に鑑み提案されたものであり、
その詳細を第５図（イ）、（ロ）に基づき説明する。
その詳細を第５図（イ）、（ロ）に基づき説明する。
第５図（イ）、（ロ）において、１は電子機器の論理回
路であり、該論理回路１は電源の供給線間Ｖ１、Ｅに印
加される電源によって所定の動作を行うものである。そ
して、電源の供給線の一方の電源端子Ｖ＋にトランジス
タＱ、のコレクタと、該トランジスタＱ１をＯＮするの
に必要なベース電流を、供給する電流制限素子としての
抵抗Ｒ６を接続するとともに、該トランジスタＱのエミ
ッタと出力端子ＯＵＴ間に該出力端子ＯＵＴからトラン
ジスタＱ１に逆流する電流を阻止するためのダイオード
Ｄ７、と、トランジスタＱ１のエミッタ電流を検出する
だめの抵抗Ｒを直列に接続し、かつ出力端子ＯＵＴとト
ランジスタＱ１のベース電圧が一定電圧となる為の定電
圧素子としての定電圧ダイオードＺが、前記出力端子Ｏ
ＵＴとトランジスタｑのコレクタ間に接続されている。
路であり、該論理回路１は電源の供給線間Ｖ１、Ｅに印
加される電源によって所定の動作を行うものである。そ
して、電源の供給線の一方の電源端子Ｖ＋にトランジス
タＱ、のコレクタと、該トランジスタＱ１をＯＮするの
に必要なベース電流を、供給する電流制限素子としての
抵抗Ｒ６を接続するとともに、該トランジスタＱのエミ
ッタと出力端子ＯＵＴ間に該出力端子ＯＵＴからトラン
ジスタＱ１に逆流する電流を阻止するためのダイオード
Ｄ７、と、トランジスタＱ１のエミッタ電流を検出する
だめの抵抗Ｒを直列に接続し、かつ出力端子ＯＵＴとト
ランジスタＱ１のベース電圧が一定電圧となる為の定電
圧素子としての定電圧ダイオードＺが、前記出力端子Ｏ
ＵＴとトランジスタｑのコレクタ間に接続されている。
また、上記ダイオードＤ２と同様に出力端子ＯＵＴから
トランジスタＱ１のベースに逆流する電流を阻止するだ
めのダイオードＤ１を前記トランジスタＱ１のベースと
定電圧ダイオードＺのカンード間に接続しである。さら
に前記ダイオード■）１と定電圧ダイオードＺの接続点
（アノード側）とアース８間にＯＮ、ＯＦＦ動作するト
ランシタＱ２のコレクタとエミッタを接続しである。さ
らにこのトランジスタものベースには電子機器の論理回
路ｌの出力ＯＬが接続されているものである。
［、以上
の構成において、その動作を説明する。
トランジスタＱ１のベースに逆流する電流を阻止するだ
めのダイオードＤ１を前記トランジスタＱ１のベースと
定電圧ダイオードＺのカンード間に接続しである。さら
に前記ダイオード■）１と定電圧ダイオードＺの接続点
（アノード側）とアース８間にＯＮ、ＯＦＦ動作するト
ランシタＱ２のコレクタとエミッタを接続しである。さ
らにこのトランジスタものベースには電子機器の論理回
路ｌの出力ＯＬが接続されているものである。
［、以上
の構成において、その動作を説明する。
まず第５図（イ）の様に本発明の回路にソース電流で駆
動される入力回路ＩＮ、を接続した場合についての動作
を説明する。
動される入力回路ＩＮ、を接続した場合についての動作
を説明する。
まず論理回路１の出力ＯＬがＲ０”である時は、トラン
ジスタものベースには駆動電流が印加されないので、該
トランジスタもはＯＦＦでアリ、従ってその出力信号は
Ｒ１”である。
ジスタものベースには駆動電流が印加されないので、該
トランジスタもはＯＦＦでアリ、従ってその出力信号は
Ｒ１”である。
従ってソース電流で駆動される入力回路ＩＮ。
は、電源Ｖ、から抵抗Ｒ３を介して供給されるトランジ
スタＱ１へのベース電流により、該トランジスタＱ１は
ＯＮとなるので、電源ｖ１はトランジスタＱ、のコレク
タ、エミッタ→ダイオードＤ２を介して出力端子ＯＵＴ
に現われる。従って出力端子に現われた電流はソース電
流で駆動される入力回路ＩＮ、の抵抗Ｒ３を介してフォ
トカプラＰＨのフォトダイオードＤｌに印加されるので
、該フォトダイオードＤ／が駆動され、フォトカプラＰ
Ｈ中のフォトトランジスタＴ／から出力信号が外部へ供
、給されるのであるが、入力回路ＩＮ、が故障して出力
端子ＯＵＴとアース８間が短絡された場合、トランジス
タＱ、のベースと出力端子ＯＵＴ間の電圧は、ダイオー
ドＤ、の順方向降下電圧ＶＤと定電圧ダイオードＺのツ
ェナー電圧Ｖｚの和によって規定されているので、抵抗
Ｒ６の両端に発生する電圧ＶＲとダイオードＤ、の順方
向降下電圧ＶＤとトランジスタＱ１のベース・エミッタ
降下電圧ＶＢＥとの和は、上記ダイオードＤ、の順方向
降下電圧ＶＤと定電圧ダイオードＺのツェナー電圧■ｚ
の和より大きくなることはない。
スタＱ１へのベース電流により、該トランジスタＱ１は
ＯＮとなるので、電源ｖ１はトランジスタＱ、のコレク
タ、エミッタ→ダイオードＤ２を介して出力端子ＯＵＴ
に現われる。従って出力端子に現われた電流はソース電
流で駆動される入力回路ＩＮ、の抵抗Ｒ３を介してフォ
トカプラＰＨのフォトダイオードＤｌに印加されるので
、該フォトダイオードＤ／が駆動され、フォトカプラＰ
Ｈ中のフォトトランジスタＴ／から出力信号が外部へ供
、給されるのであるが、入力回路ＩＮ、が故障して出力
端子ＯＵＴとアース８間が短絡された場合、トランジス
タＱ、のベースと出力端子ＯＵＴ間の電圧は、ダイオー
ドＤ、の順方向降下電圧ＶＤと定電圧ダイオードＺのツ
ェナー電圧Ｖｚの和によって規定されているので、抵抗
Ｒ６の両端に発生する電圧ＶＲとダイオードＤ、の順方
向降下電圧ＶＤとトランジスタＱ１のベース・エミッタ
降下電圧ＶＢＥとの和は、上記ダイオードＤ、の順方向
降下電圧ＶＤと定電圧ダイオードＺのツェナー電圧■ｚ
の和より大きくなることはない。
の値の電流で制限されるのでトランジスタＱ１に短絡に
よる過電流が流れるのを防止できるものである。
よる過電流が流れるのを防止できるものである。
次に論理回路１の出力がＲ１”の場合はトランジスタＱ
２はＯＮとなり、従ってそのトランジスタもの出力は加
”の状態となるので、ソース電流で駆動される入力回路
ＩＮ、は動作しない。
２はＯＮとなり、従ってそのトランジスタもの出力は加
”の状態となるので、ソース電流で駆動される入力回路
ＩＮ、は動作しない。
ここで、トランジスタＱ、の状態についてみると、該ト
ランジスタＱ、をＯＮするのに必要なベース電圧はダイ
オードへの順方向降下電圧ＶＤ２と定電圧ダイオードＺ
の順方向降下電圧ＶＺＦとさらにトランジスタＱ、のベ
ース・エミッタ間の降下電圧ＶＢＦ、の和以上でなけれ
ばならない。ところがトランジスタＱ２のコレクタは前
述の様に０”であるからトランジスタＱ１のペース電位
ハダイオードｐ、の順方向降下電圧ＶＤＩとなる。
ランジスタＱ、をＯＮするのに必要なベース電圧はダイ
オードへの順方向降下電圧ＶＤ２と定電圧ダイオードＺ
の順方向降下電圧ＶＺＦとさらにトランジスタＱ、のベ
ース・エミッタ間の降下電圧ＶＢＦ、の和以上でなけれ
ばならない。ところがトランジスタＱ２のコレクタは前
述の様に０”であるからトランジスタＱ１のペース電位
ハダイオードｐ、の順方向降下電圧ＶＤＩとなる。
尚、前記ダイオードＤ１とＤ２の順方向降下電圧ｖＤＩ
とＶＤ２及びＶＺＦの関係はＶＤｔ ＝ ＶＤｔ ＝
ＶＺＰであるので電源ｖ１から供給されるトランジスタ
Ｑ、へのベース電流゛は抵抗Ｒｒ４ダイオードＤ１→ト
ランジスタＱ２を介してアースＥへ流れてしまうためト
ランジスタＱ、はＯＦＦとなり他の回路には影響を与え
ない。すなわち、トランジスタＱ１のコレクターエミッ
タを介してダイオードＤ、方向には一切電流は流れない
ので、無駄な電流を消費することはないものである。
とＶＤ２及びＶＺＦの関係はＶＤｔ ＝ ＶＤｔ ＝
ＶＺＰであるので電源ｖ１から供給されるトランジスタ
Ｑ、へのベース電流゛は抵抗Ｒｒ４ダイオードＤ１→ト
ランジスタＱ２を介してアースＥへ流れてしまうためト
ランジスタＱ、はＯＦＦとなり他の回路には影響を与え
ない。すなわち、トランジスタＱ１のコレクターエミッ
タを介してダイオードＤ、方向には一切電流は流れない
ので、無駄な電流を消費することはないものである。
次に第５図（ロ）に示す如く、本発明の回路にシンク電
流で駆動される回路ＩＮ、を接続した場合について説明
する。
流で駆動される回路ＩＮ、を接続した場合について説明
する。
まず°論理回路１の出力が０”の場合、トランジスタも
のベースには駆動電流は印加されないノテ、該トランジ
スタｑはＯＦＦである。従ってシンク電流で駆動される
入力回路ＩＮ２の駆動電源ｖ２は前述の如くトランジス
タもの出力（コレクタ）がＯＦＦであるので、抵抗Ｒ４
→フォトダイオードＤｌ→定電圧ダイオードＺ→トラン
ジスタｑ→アースＥという経路に電流は流れない。
のベースには駆動電流は印加されないノテ、該トランジ
スタｑはＯＦＦである。従ってシンク電流で駆動される
入力回路ＩＮ２の駆動電源ｖ２は前述の如くトランジス
タもの出力（コレクタ）がＯＦＦであるので、抵抗Ｒ４
→フォトダイオードＤｌ→定電圧ダイオードＺ→トラン
ジスタｑ→アースＥという経路に電流は流れない。
ここで上記の状態において各電源の電圧がＶ２ （Ｖ）
〉Ｖ＋（ｖ）の状態となってもダイオードＤ、及びダ
イオードＤ、により電源ｖ１方向には電流が流れないの
で、このシンク電流で駆動される入力回路ＩＮ、の電源
Ｖ２は抵抗Ｒ４−＋フォトダイオードＤ／→定電圧ダイ
オードＺ→トランジスタも→アースＥの経路で流れるの
でフォトダイオードＤｌが駆動されて、フートトランジ
スタＴＩが動作・）′１ しその出力より所望や出力信号を得ることかできるもの
である。伺トランジスタＱ１のベース電
１王は、前記第５図（イ）でも述べた通り、ダイオード
ＤＩの順方向降下電圧ｖＤ１となるのでＯＦＦとなり、
この場合も無駄な電流がトランジスタＱ１→ダイオード
Ｄ２の経路で流れない。尚、この場合において入力回路
ＩＮ、が故障して出力端子とアース間が短絡した場合は
、上記第５図（イ）で述べた通り保護回路が動作し、出
力回路の破損が防止できるものである。
〉Ｖ＋（ｖ）の状態となってもダイオードＤ、及びダ
イオードＤ、により電源ｖ１方向には電流が流れないの
で、このシンク電流で駆動される入力回路ＩＮ、の電源
Ｖ２は抵抗Ｒ４−＋フォトダイオードＤ／→定電圧ダイ
オードＺ→トランジスタも→アースＥの経路で流れるの
でフォトダイオードＤｌが駆動されて、フートトランジ
スタＴＩが動作・）′１ しその出力より所望や出力信号を得ることかできるもの
である。伺トランジスタＱ１のベース電
１王は、前記第５図（イ）でも述べた通り、ダイオード
ＤＩの順方向降下電圧ｖＤ１となるのでＯＦＦとなり、
この場合も無駄な電流がトランジスタＱ１→ダイオード
Ｄ２の経路で流れない。尚、この場合において入力回路
ＩＮ、が故障して出力端子とアース間が短絡した場合は
、上記第５図（イ）で述べた通り保護回路が動作し、出
力回路の破損が防止できるものである。
尚マた上記トランジスタＱ、ヘベース電流を供給する抵
抗ＲＪこれに限定されず、例えば定電流ダイオード等を
用いても良いことは持論であり、要はトランジスタＱ、
のベースに所定の電流を供給できるものであれば良い。
抗ＲＪこれに限定されず、例えば定電流ダイオード等を
用いても良いことは持論であり、要はトランジスタＱ、
のベースに所定の電流を供給できるものであれば良い。
又トランジスタももＮＰＮ形ではな（ＰＮＰ形のものを
使用しても良い。
使用しても良い。
以上の通り、本発明によれば、〜トーテムポール出力回
路の長所と、オープンコレクタ出力回路の長所を兼ね備
える事によシ、出力回路に接続される入力回路の種類が
特定されないような電子機器に実施して最適な効果を奏
するとともに出力端子とアースＥ間が短絡されても、出
力回路の内部を充分に保護することができるものである
。
路の長所と、オープンコレクタ出力回路の長所を兼ね備
える事によシ、出力回路に接続される入力回路の種類が
特定されないような電子機器に実施して最適な効果を奏
するとともに出力端子とアースＥ間が短絡されても、出
力回路の内部を充分に保護することができるものである
。
第１図は従来のトーテムポール形の出力回路をもった電
子機器を表わすブロック回路図。 第２図は従来のオープンコレクタ形の出力回路をもった
電子機器のブロック回路図。 第３図はソース電流で駆動される入力回路を表わす図。 第４図はシンク電流で駆動される入力回路を表わす図。 第５図（（イ）、（ロ）は本発明の電子機器の出力回路
を表わすブロック図に第３図及び第４図の入力回路を夫
々接続した状態の回路図である。 １・・電子機器の論理回路、ＯＵＴ・・・出力端子、Ｑ
、８、ＱＪ・・・トランジスタ、Ｄ１〜Ｄ、・・・ダイ
オード、ＰＨ・・・フォトカプラ、Ｚ・・・定電圧ダイ
オード。 特許出願人 光洋電子工業株式会社
子機器を表わすブロック回路図。 第２図は従来のオープンコレクタ形の出力回路をもった
電子機器のブロック回路図。 第３図はソース電流で駆動される入力回路を表わす図。 第４図はシンク電流で駆動される入力回路を表わす図。 第５図（（イ）、（ロ）は本発明の電子機器の出力回路
を表わすブロック図に第３図及び第４図の入力回路を夫
々接続した状態の回路図である。 １・・電子機器の論理回路、ＯＵＴ・・・出力端子、Ｑ
、８、ＱＪ・・・トランジスタ、Ｄ１〜Ｄ、・・・ダイ
オード、ＰＨ・・・フォトカプラ、Ｚ・・・定電圧ダイ
オード。 特許出願人 光洋電子工業株式会社
Claims (1)
- 電子機器を動作させるため該電子機器に電源を供給する
供給線間に、第１のトランジスタのコレクタとベース間
に電流制限素子を接続するとともに、そのエミッタと第
２のトランジスタのコレクタ間に第１のトランジスタの
エミッタ電流を検出するための抵抗とダイオードを直列
接続し、その直列接続されたダイオードのカソードを出
力端子とし、更にその出力端子と第２のトランジスタの
コレクタ間に定電圧素子を接続しかつ前記第１のトラン
ジスタのさ；スと第２のトランシタのコレクタ間にダイ
オードを接続する構成とした出力回路を接続し、該出力
回路の動作制御は前記第２のトランジスタのベースに印
加される電子機器の論理回路の出力によって行われるこ
とを特徴とする電子機器の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111330A JPS5813024A (ja) | 1981-07-16 | 1981-07-16 | 電子機器の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111330A JPS5813024A (ja) | 1981-07-16 | 1981-07-16 | 電子機器の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5813024A true JPS5813024A (ja) | 1983-01-25 |
Family
ID=14558466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111330A Pending JPS5813024A (ja) | 1981-07-16 | 1981-07-16 | 電子機器の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5813024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019012265A1 (en) * | 2017-07-12 | 2019-01-17 | Pepperl+Fuchs Gmbh | IMPROVEMENTS IN AND RELATING TO CURRENT OUTPUT |
-
1981
- 1981-07-16 JP JP56111330A patent/JPS5813024A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019012265A1 (en) * | 2017-07-12 | 2019-01-17 | Pepperl+Fuchs Gmbh | IMPROVEMENTS IN AND RELATING TO CURRENT OUTPUT |
| US11146178B2 (en) | 2017-07-12 | 2021-10-12 | Pepperl+Fuchs Se | Current output |
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