JPS6237409B2 - - Google Patents
Info
- Publication number
- JPS6237409B2 JPS6237409B2 JP638982A JP638982A JPS6237409B2 JP S6237409 B2 JPS6237409 B2 JP S6237409B2 JP 638982 A JP638982 A JP 638982A JP 638982 A JP638982 A JP 638982A JP S6237409 B2 JPS6237409 B2 JP S6237409B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- switching circuit
- hold
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
この発明は、複数のアナログ信号をサンプルホ
ールドして出力するアナログ出力装置に関するも
のである。
ールドして出力するアナログ出力装置に関するも
のである。
(2) 従来技術
時系列の複数のアナログ信号を切換回路により
切換選択し、サンプルホールド回路によりサンプ
ルホールドして出力するアナログ出力装置が知ら
れている。このような装置において、複数の全ア
ナログ信号について、正しい信号が出力されてい
るかを常にチエツクし、信頼性を向上させる必要
がある。
切換選択し、サンプルホールド回路によりサンプ
ルホールドして出力するアナログ出力装置が知ら
れている。このような装置において、複数の全ア
ナログ信号について、正しい信号が出力されてい
るかを常にチエツクし、信頼性を向上させる必要
がある。
(3) 発明の目的
この発明の目的は、以上の点に鑑み、アナログ
出力信号を常時、チエツク・監視し、故障診断を
行うようにしたアナログ出力装置を提供すること
である。
出力信号を常時、チエツク・監視し、故障診断を
行うようにしたアナログ出力装置を提供すること
である。
(4) 発明の実施例
第１図は、この発明の一実施例を示す構成説明
図である。
図である。
図において、１は時系列の複数のアナログ信号
が供給される入力端子、２は、入力端子１に供給
された信号が一方の入力端に供給される比較器、
３は複数のスイツチ３１，………，３ｎを有し、
比較器２の複数のアナログ信号を順次切換選択す
る第１の切換回路、４１，………４ｎは第１の切
換回路３の出力をホールドする増幅器Ａ１，……
…，Anの帰還回路にコンデンサＣ１，………，
Cnを接続した積分器等よりなる複数のホールド
回路、５１，………，５ｎはホールド回路４１，
………，４ｎの出力を取り出す出力端子、６は複
数のスイツチ６１，………，６ｎを有し、第１の
切換回路３と同期してホールド回路４１，……
…，４ｎの出力を切換選択して比較器２の他方の
入力端に供給する第２の切換回路、７は第２の切
換回路６の出力をデジタル信号に変換するＡ−Ｄ
変換器、８はＡ−Ｄ変換器７の出力によりホール
ド信号のチエツクを行うとともに第１、第２の切
換回路３，６、Ａ−Ｄ変換器７等の制御を行うマ
イクロコンピユータのような中央処理装置よりな
る制御回路である。
が供給される入力端子、２は、入力端子１に供給
された信号が一方の入力端に供給される比較器、
３は複数のスイツチ３１，………，３ｎを有し、
比較器２の複数のアナログ信号を順次切換選択す
る第１の切換回路、４１，………４ｎは第１の切
換回路３の出力をホールドする増幅器Ａ１，……
…，Anの帰還回路にコンデンサＣ１，………，
Cnを接続した積分器等よりなる複数のホールド
回路、５１，………，５ｎはホールド回路４１，
………，４ｎの出力を取り出す出力端子、６は複
数のスイツチ６１，………，６ｎを有し、第１の
切換回路３と同期してホールド回路４１，……
…，４ｎの出力を切換選択して比較器２の他方の
入力端に供給する第２の切換回路、７は第２の切
換回路６の出力をデジタル信号に変換するＡ−Ｄ
変換器、８はＡ−Ｄ変換器７の出力によりホール
ド信号のチエツクを行うとともに第１、第２の切
換回路３，６、Ａ−Ｄ変換器７等の制御を行うマ
イクロコンピユータのような中央処理装置よりな
る制御回路である。
次に動作を説明する。
サンプル時、時系列の各アナログ入力信号に対
応して第１、第２の切換回路３，６は、第１のス
イツチ３１，６１のように同一チヤンネルを閉と
し、入力端子１、比較器２、第１の切換回路３、
ホールド回路４１、第２の切換回路６によりフイ
ードバツク（帰還）による閉ループが形成され、
比較器２は、入力端子１の入力信号とホールド回
路４１の出力とが一致するよう働き、ホールド回
路４１の出力は急速に入力信号にトラツキング
（追従）して一致し、出力端子５１より出力を取
り出すことができる。
応して第１、第２の切換回路３，６は、第１のス
イツチ３１，６１のように同一チヤンネルを閉と
し、入力端子１、比較器２、第１の切換回路３、
ホールド回路４１、第２の切換回路６によりフイ
ードバツク（帰還）による閉ループが形成され、
比較器２は、入力端子１の入力信号とホールド回
路４１の出力とが一致するよう働き、ホールド回
路４１の出力は急速に入力信号にトラツキング
（追従）して一致し、出力端子５１より出力を取
り出すことができる。
トラツキング終了後、第２の切換回路６の出力
はＡ−Ｄ変換器７によりデジタル信号に変換さ
れ、サンプル時の出力値のチエツク制御回路８に
より行う。
はＡ−Ｄ変換器７によりデジタル信号に変換さ
れ、サンプル時の出力値のチエツク制御回路８に
より行う。
次に、ホールド時は、第１、第２の切換回路
３，６のスイツチをすべて開とし、ホールドを行
う。そして、ホールド後、所定の時間毎に、この
箇所の第２の切換回路６のスイツチ６１を閉と
し、Ａ−Ｄ変換器７によりデジタル信号とし制御
回路８によりホールド時のチエツクが行なわれ
る。
３，６のスイツチをすべて開とし、ホールドを行
う。そして、ホールド後、所定の時間毎に、この
箇所の第２の切換回路６のスイツチ６１を閉と
し、Ａ−Ｄ変換器７によりデジタル信号とし制御
回路８によりホールド時のチエツクが行なわれ
る。
全く同様にして全チヤンネルについて、第１、
第２の切換回路３，６を作動させて、ホールド回
路４１，………，４ｎに信号をサンプルホールド
し、その都度サンプル信号のチエツクを行う。
第２の切換回路３，６を作動させて、ホールド回
路４１，………，４ｎに信号をサンプルホールド
し、その都度サンプル信号のチエツクを行う。
そして、一連の終了後、次の複数のアナログ信
号データが入力端子１に到来するまでの間、所定
の時間毎に第２の切換回路６を作動させ、Ａ−Ｄ
変換器７の出力によりホールド時のホールド回路
４１，………，４ｎの出力信号のチエツクを制御
回路８により行う。なお、Ａ−Ｄ変換器７の代わ
りにチエツク回路を設け、チエツクするようにし
てもよい。また、第１の切換回路３の各スイツチ
３１，………，３ｎとホールド回路４１，……
…，４ｎとでサンプルホールド回路を構成してい
ると考えてもよい。
号データが入力端子１に到来するまでの間、所定
の時間毎に第２の切換回路６を作動させ、Ａ−Ｄ
変換器７の出力によりホールド時のホールド回路
４１，………，４ｎの出力信号のチエツクを制御
回路８により行う。なお、Ａ−Ｄ変換器７の代わ
りにチエツク回路を設け、チエツクするようにし
てもよい。また、第１の切換回路３の各スイツチ
３１，………，３ｎとホールド回路４１，……
…，４ｎとでサンプルホールド回路を構成してい
ると考えてもよい。
(5) 発明の要約
以上述べたように、この発明は、時系列の複数
のアナログ信号を比較器、第１、第２の切換回
路、ホールド回路を通じて出力するとともに、Ａ
−Ｄ変換器等のチエツク回路により出力のチエツ
クをするようにしたアナログ出力装置である。
のアナログ信号を比較器、第１、第２の切換回
路、ホールド回路を通じて出力するとともに、Ａ
−Ｄ変換器等のチエツク回路により出力のチエツ
クをするようにしたアナログ出力装置である。
(6) 発明の効果
サンプル時のデータの適性がチエツクできる
とともにホールド時の出力状態も常時チエツク
でき、出力状態が常に監視されており、信頼性
が向上する。
とともにホールド時の出力状態も常時チエツク
でき、出力状態が常に監視されており、信頼性
が向上する。
ハード故障のチエツク等の場合、所定の出力
に対し、実際の出力が大幅な偏差をもつている
かどうかをチエツクすればよいので、チエツク
回路としてのＡ−Ｄ変換器の分解能は４ビツト
あるいは８ビツトと低いもので十分で、それだ
けＡ−Ｄ変換器は安価なもので済み、コストパ
ーフオーマンスにすぐれる。
に対し、実際の出力が大幅な偏差をもつている
かどうかをチエツクすればよいので、チエツク
回路としてのＡ−Ｄ変換器の分解能は４ビツト
あるいは８ビツトと低いもので十分で、それだ
けＡ−Ｄ変換器は安価なもので済み、コストパ
ーフオーマンスにすぐれる。
比較器を含む閉ループにより、サンプルホー
ルド回路のオフセツトの考慮は不要で安価な回
路で高速、高信頼性のものとなる。
ルド回路のオフセツトの考慮は不要で安価な回
路で高速、高信頼性のものとなる。
第１図は、この発明の一実施例を示す構成説明
図である。 ２……比較器、３，６……切換回路、４１〜４
ｎ……ホールド回路、７……Ａ−Ｄ変換器、８…
…制御回路。
図である。 ２……比較器、３，６……切換回路、４１〜４
ｎ……ホールド回路、７……Ａ−Ｄ変換器、８…
…制御回路。
Claims (1)
- 【特許請求の範囲】 １ 時系列の複数のアナログ入力信号が一方の入
力端に供給される比較器と、この比較器の出力を
切換選択する第１の切換回路と、この第１の切換
回路の出力をホールドする複数のホールド回路
と、これらホールド回路の出力を第１の切換回路
と同期して切換選択し前記比較器の他方の入力端
に供給しホールド回路の出力を入力信号に急速に
一致させるためフイードバツクによる閉ループを
形成する第２の切換回路と、この第２の切換回路
の出力をチエツクするチエツク回路と、前記第
１、第２の切換回路の各スイツチの開閉を制御す
る制御回路とを備えたことを特徴とするアナログ
出力装置。 ２ チエツク回路としてＡ−Ｄ変換器を用い、前
記制御回路によりチエツクを行うようにしたこと
を特徴とする特許請求の範囲第１項記載のアナロ
グ出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP638982A JPS58125137A (ja) | 1982-01-19 | 1982-01-19 | アナログ出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP638982A JPS58125137A (ja) | 1982-01-19 | 1982-01-19 | アナログ出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58125137A JPS58125137A (ja) | 1983-07-26 |
| JPS6237409B2 true JPS6237409B2 (ja) | 1987-08-12 |
Family
ID=11637014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP638982A Granted JPS58125137A (ja) | 1982-01-19 | 1982-01-19 | アナログ出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125137A (ja) |
-
1982
- 1982-01-19 JP JP638982A patent/JPS58125137A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58125137A (ja) | 1983-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5412386A (en) | Arrangement for converting a plurality of electrical analog measurement signals that are applied simultaneously to its input terminals into a corresponding plurality of digital signals, using an antialiasing filter on the inputs | |
| EP0041578A1 (en) | Device for monitoring abnormality in sampled signals | |
| JPS6237409B2 (ja) | ||
| US4318080A (en) | Data processing system utilizing analog memories having different data processing characteristics | |
| JPS5912719Y2 (ja) | 入力切換回路 | |
| JPH02255992A (ja) | マイクロコンピュータ | |
| JPS60182220A (ja) | アナログ・デイジタル変換装置 | |
| JPS6217248B2 (ja) | ||
| JPH028760A (ja) | 半導体集積回路装置 | |
| JPS6156810B2 (ja) | ||
| JPS5849899B2 (ja) | デ−タ処理装置の試験方式 | |
| JPS6238730B2 (ja) | ||
| JP2778724B2 (ja) | アナログ・マルチプレクサの故障検出装置 | |
| SU1126976A1 (ru) | Устройство дл контрол аналоговых решающих блоков | |
| JPS59178019A (ja) | アナログ出力装置 | |
| JPH0413681Y2 (ja) | ||
| SU1022118A1 (ru) | Устройство дл диагностировани систем управлени | |
| Cogan et al. | A high-speed, airborne digital data acquisition system | |
| JPH07336238A (ja) | シリアルデータのパラレル変換回路 | |
| SU824438A1 (ru) | Преобразователь напр жени вчАСТОТу | |
| JP2605597Y2 (ja) | アナログ出力チャンネルの自己診断回路 | |
| SU1672502A1 (ru) | Телеметрическа система со сжатием информации | |
| SU1269175A1 (ru) | Многоканальное устройство дл передачи информации | |
| SU1695310A1 (ru) | Устройство дл контрол цифровых узлов | |
| SU1624674A1 (ru) | Устройство дл контрол многоканальных импульсных последовательностей |