JPS6236579B2 - - Google Patents

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Publication number
JPS6236579B2
JPS6236579B2 JP55046664A JP4666480A JPS6236579B2 JP S6236579 B2 JPS6236579 B2 JP S6236579B2 JP 55046664 A JP55046664 A JP 55046664A JP 4666480 A JP4666480 A JP 4666480A JP S6236579 B2 JPS6236579 B2 JP S6236579B2
Authority
JP
Japan
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column
row
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memory
address signal
Prior art date
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Expired
Application number
JP55046664A
Other languages
English (en)
Other versions
JPS56143581A (en
Inventor
Masunori Sugimoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP4666480A priority Critical patent/JPS56143581A/ja
Publication of JPS56143581A publication Critical patent/JPS56143581A/ja
Publication of JPS6236579B2 publication Critical patent/JPS6236579B2/ja
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】
本発明はメモリ回路に関する。さらに詳しく
は、2進化10進符号により直接アクセス可能なメ
モリ回路に関する。 例えば読み取り専用メモリを用いた演算回路等
のように2進化10進符号(以下BCD符号)をア
ドレス信号としてメモリ回路をアクセスする必要
がある場合がある。普通のメモリ回路は2進符号
でアクセスするように作られているから、このよ
うな場合、2進符号は4ビツトで16通りのアドレ
スを表わしうるのに対しBCD符号は4ビツトで
10通りのアドレスしか表わせないため、メモリ回
路に、使用されない無駄な領域ができてしまう。
例えば行方向と列方向それぞれに4ビツトのアド
レスが与えられているメモリ回路では、メモリの
全記憶容量が16×16=256ビツトであるのに対し
使用されるのは10×10=100ビツトであるから、
メモリの全記憶容量のうち39%しか使用されな
い。 この問題を解決するために従来とられている方
法を第1図に示す。図中の1は2進符号でアクセ
スするように作られたメモリ回路である。BCD
符号のアドレス信号は直接メモリ回路1に入力さ
れずに、BCD符号を2進符号に変換する回路2
に入力され、その出力である2進符号がメモリ回
路1に入力される。この方法ではメモリ回路の全
領域を使用することが可能であるが、BCD符号
2進符号変換回路が大きくなることを考えて、
BCD符号入力のうち1部は直接メモリ回路に入
力し、残りを変換回路を通してから入力し、全体
として使用効率を上げることが従来提案されてい
る。 しかしながら、いづれにしてもBCD符号2進
符号変換回路をメモリ回路とは別に設ける必要が
あり好ましくない。 このBCD符号2進符号変換回路を集積化メモ
リ回路の内部に含ませることも考えられる。この
場合、外付けの回路は必要ではないが、メモリ内
部にBCD符号2進符号変換回路のための領域が
必要になつてその分メモリ領域が減ることにな
る。 本発明は、このような従来の方法の欠点を除き
BCD符号2進符号変換回路を必要とせず、BCD
符号を直接入力しメモリの全記憶領域を使用可能
な新しいメモリ回路を提供することにある。 本発明によれば、複数の並設された行線と複数
の並設された列線との各交点にメモリセルを配置
したメモリアレイと、行アドレス信号が入力され
前記行線のうち少くとも1つを選択する複数の行
デコーダと、列アドレス信号が入力され前記列線
のうち少くとも1つを選択する複数の列デコーダ
と、選択された行線と列線の交点に配置されたメ
モリセルの内容を読み出す手段とを具備し、前記
行線のそれぞれは前記行デコーダの中のただ1つ
によつて選択され、前記列線のそれぞれは前記列
デコーダの中のただ1つによつて選択され、前記
行アドレス信号として2進化10進符号が入力され
た時に前記行デコーダの少くとも1つは行線を選
択し、前記列アドレス信号として2進化10進符号
が入力された時に前記列デコーダの少くとも1つ
は列線を選択すると共に、前記行アドレス信号と
前記列アドレス信号のいづれか、または両方が2
進化10進符号以外である場合にそれを検出する手
段を具備することを特徴とするメモリ回路が得ら
れる。 まず本発明の原理を説明する。第2図にメモリ
回路の一般的な構成を示す。記憶素子はメモリア
レイ21に2次元的に配置され、行線27と列線
28により特定の記憶素子が選択され出力回路2
4を通して読み出される。この特定の記憶素子を
読み出すのは、その個有のアドレスに対応した行
アドレス信号と列アドレス信号とを入力し、それ
らはアドレスバツフア25,26を経てそれぞれ
行デコーダ22、列デコーダ23に加えられ、行
線と列線が選択されることで行なわれる。第1図
に示した従来例は、アドレスバツフア25,26
に信号を加える前にBCD符号を2進符号に変換
してから加えようとするものである。このような
必要が生じるのは、行デコーダ22と列デコーダ
23が2進符号に対応して作られているからであ
る。本発明は、この行デコーダと列デコーダとに
BCD符号に対して行線と列線とを選択するもの
を用いることにより、この変換をせずにメモリア
レイの全記憶素子をアクセス可能にするものであ
る。 このようなデコーダの1実施例を第3図に示
す。簡単のためにアドレス信号はBCD1桁すなわ
ち4ビツトであるとして説明するが、これは本発
明を限定するものではない。また1例として
MOSFETはNチヤンネルであるとし、またエン
ハンスメント型は真値を表わす正電圧によりオン
されるものとするが、これも本発明を限定するも
のではない。図中の31,32,33,34はエ
ンハンスメント型素子であり、35はデプレツシ
ヨン型素子である。BCD1桁を表わす4ビツトの
2進符号を上位ビツトからA3,A2,A1,A0で表
わす。BCD1桁では10種類のアドレスを表わしう
るから、第3図のようなデコーダが10個あり、そ
れぞれの4つの入力端子37,38,39,40
はそれぞれAiかその補値(i=0,1,2,
3)に接続されている。その接続の様子を第1表
に示す。
【表】 第1表のように接続すると、BCD1桁に対し常
にどれか1つだけのデコーダの4つの入力が全て
偽値となり、出力点36が真値レベルとなり、そ
れに接続されている行線または列線が選択され
る。 従つて、第3図のようなデコーダを用い第1表
のように入力端子を接続すると、BCD1桁の値に
対し常に1個のデコーダが1対1に対応する。 以上BCD1桁の入力に対する例を説明したが、
2桁以上に拡張するのは容易である。 以上説明したようなデコーダを用いると、
BCD符号を直接入力可能であるが、この場合の
問題は、誤つてBCD符号以外の符号が入力され
た場合である。そのような場合はどのデコーダも
列線または行線を選択しないため出力は回路形式
で決まる無意味な値を示すが、出力だけを観てい
てはメモリアレイから読み出された意味のある値
か、誤入力による無意味な値かの識別ができな
い。 この点の問題を解決した本発明による実施例を
第4図に示す。42及び43は、例えば第3図の
ような、BCD符号が直接入力されそれぞれ行線
47、列線48を駆動するデコーダである。アド
レスバツフア45,46にBCD符号が入力され
た場合、これはアドレス信号線51,52を経て
行デコーダ42、列デコーダ43に加えられ、メ
モリアレイ1の中の特定のメモリセルの内容が出
力回路44から読み出される。アドレス信号線5
1,52はアドレス誤り検出回路49にも加えら
れていて、この回路はBCD符号以外の信号がア
ドレスバツフアに加えられ、アドレス信号線に出
力された場合、これを検出して誤り検出出力端子
50に出力する。 このアドレス誤り検出回路としては行デコーダ
や列デコーダと同種の回路で良い。例えば第1表
及び第3図で示されるBCD1桁入力の場合、BCD
符号以外の入力として考えられるのは第2表左欄
に示した6つであり、このそれぞれに対し第3図
に示した回路を作り、出力点36を共通の出力線
に接続しそれを適当に増幅して誤り検出出力とす
れば良い。
【表】 実際は第3図のような4入力のNOR回路を6
つ必要とはせず、入力端子が第2表右欄に示した
信号に接続された3入力のNOR回路1個、2入
力のNOR回路1個の計2個を共通の出力線に接
続すれば良い。こうすると、第2表左欄の信号の
中のいづれか1つが入力された場合のみ共通の出
力線が偽値となるので誤りが検出でき従来の欠点
が解決される。 以上示した如く本発明によれば、特にBCD符
号を2進符号に変換する回路を必要とせずに
BCD符号を直接入力してメモリ領域の全てをア
クセスでき、その際に問題となるBCD符号以外
が入力された場合に対してもそれを検出すること
ができ、BCD符号で表わされたアドレスでメモ
リをアクセスしなければならない場合に大きな効
果がある。
【図面の簡単な説明】
第1図は従来例を示すブロツク図である。第2
図は本発明の概念を説明するためのメモリ回路の
一般的な構成を示すブロツク図である。第3図は
本発明に使用するデコーダ回路の1実施例であ
る。第4図は本発明の実施の一例を示すブロツク
図である。 1……メモリ回路、2……BCD符号2進符号
変換回路、21,41……メモリアレイ、22,
42……行デコーダ、23,43……列デコー
ダ、24,44……出力回路、25,26,4
5,46……アドレスバツフア、27,47……
行線、28,48……列線、31,32,33,
34……エンハンスメント型MOSFET、35…
…デプレツシヨン型MOSFET、36……出力
点、37,38,39,40……入力点、30…
…電源、49……アドレス信号誤り検出回路、5
0……誤り検出出力端子、51……行アドレス信
号線、52……列アドレス信号線。

Claims (1)

    【特許請求の範囲】
  1. 1 複数の並設された行線と複数の並設された列
    線との各交点にメモリセルを配置したメモリアレ
    イと、行アドレス信号が入力され前記行線のうち
    少くとも1つを選択する複数の行デコーダと、列
    アドレス信号が入力され前記列線のうち少くとも
    1つを選択する複数の列デコーダと、選択された
    行線と列線の交点に配置されたメモリセルの内容
    を読み出す手段とを具備し、前記行線のそれぞれ
    は前記行デコーダの中のただ1つによつて選択さ
    れ、前記列線のそれぞれは前記列デコーダの中の
    ただ1つによつて選択され、前記行アドレス信号
    として2進化10進符号が入力された時に前記行デ
    コーダの少くとも1つは行線を選択し、前記列ア
    ドレス信号として2進化10進符号が入力された時
    に前記列デコーダの少くとも1つは列線を選択す
    ると共に、前記行アドレス信号と前記列アドレス
    信号のいづれか、または両方が2進化10進符号以
    外である場合にそれを検出する手段を具備するこ
    とを特徴とするメモリ回路。
JP4666480A 1980-04-09 1980-04-09 Memory circuit with bcd decoder Granted JPS56143581A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4666480A JPS56143581A (en) 1980-04-09 1980-04-09 Memory circuit with bcd decoder

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JP4666480A JPS56143581A (en) 1980-04-09 1980-04-09 Memory circuit with bcd decoder

Publications (2)

Publication Number Publication Date
JPS56143581A JPS56143581A (en) 1981-11-09
JPS6236579B2 true JPS6236579B2 (ja) 1987-08-07

Family

ID=12753604

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4666480A Granted JPS56143581A (en) 1980-04-09 1980-04-09 Memory circuit with bcd decoder

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JP (1) JPS56143581A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01143390A (ja) * 1987-11-30 1989-06-05 Yamada Mekki Kogyosho:Kk プリント配線基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01143390A (ja) * 1987-11-30 1989-06-05 Yamada Mekki Kogyosho:Kk プリント配線基板

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JPS56143581A (en) 1981-11-09

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