JPS623609B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は減衰特性を減衰方向に比例的に可変で
きる可変減衰等化器に関する。

減衰特性が可変できる等化器は通信システムに
おいて重要な位置を占めている。このような等化
器として第５図に示されるような等化器が考えら
れる。この等化器は、固定乗算器１と、可変乗算
器２と、加算器４と、乗算器および遅延器とを有
しホワード（forward）バスには少なくとも１個
の遅延器を含むブロツク３とから構成されてい
る。しかしながら、このような回路を用いて、可
変係数の種類が複数である、いわゆる多変数可変
等化器を構成すると、回路が複雑になるという欠
点がある。

本発明の目的は上述の欠点を除去した多変数可
変等化器を提案することにある。

次に本発明を図面を参照して詳細に説明する。

可変等化器の伝達関数は一般に次式で与えられ
る。

Ｈ（Ｚ）＝H₀１−ＫＦ（Ｚ）／１＋ＫＦ（Ｚ）……(1
) ここで、Ｚ＝ｅ^jwt，Ｔ＝１／fs，fs；サンプリ
ング周波数、Ｆ（Ｚ）はＺの有理関数である。

減衰量は(1)式Ｆ（Ｚ）の実部に比例し、比例係
数（いわゆる可変係数）Ｋを変化することにより
減衰量が可変できる。

(1)式の伝達関数Ｈ（Ｚ）は次のように変形でき
る。

Ｈ（Ｚ）＝H₀（１＋−２ＫＦ（Ｚ）／１＋ＫＦ（Ｚ）
）……(2) (2)式の伝達関数を回路で実現したときに遅延素
子のない閉路がないようにするために有理関数で
表われるＦ（Ｚ）の分子の定数項を分離するとＦ
（Ｚ）は次のように表わせる。

Ｆ（Ｚ）＝a₀＋F₁（Ｚ） ……(3) ここで、a₀はＦ（Ｚ）の分子の定数項であり、
F₁（Ｚ）の分子には定数項は含まれない。この
(3)式を(2)式に代入し整理すると次のようになる。

第１図は(4)式を実現する本発明の一実施例を示
す図である。この等化器は係数H₀の乗算器１_１
と、加算器２_１と、伝達関数F₁（Ｚ）を実現す
るブロツク６と係数Ｋ／１＋ａ_０Ｋ，−2a₀，−１およ
び− ２の乗算器５_１〜５_４とから構成されている。

第６図はブロツク６の具体的構成を示す図であ
る。

このブロツクは遅延器６_１，６_２と乗算器６_３
〜６_６と加算器６_７，６_８とから構成されてい
る。この図から明らかなように、F₁（Ｚ）のブ
ロツクにおいては、入力端子６_９から出力端子６
₁₀に至る全ての通路には少なくとも１個の遅延器
６_１または６_２が含まれている。

次に多変数可変等化器について説明する。多変
数可変等化器の伝達関数は(5)式で与えられる。

ここで、Kiは減衰量を可変する係数である。

｜Ki Fi（Ｚ）｜＜１の条件のもとではＨ
（Ｚ）は次の近似値に変形できる。

ここで、Hi（Ｚ）＝−２Ｋｉ Ｆｉ（Ｚ）／１＋Ｋｉ
Ｆｉ（Ｚ）……(7) このHi（Ｚ）を回路で実現する場合、遅延素
子のない閉路が生じないようにFi（Ｚ）の分子
の定数項a₀iを分離すると次のようになる。

Fi（Ｚ）＝a₀i＋F₁i（Ｚ） ……(8) この(7)式を(8)式に代入して整理すると次のよう
になる。

第２図は(9)式を実現する回路で、Fi（Ｚ）お
よび可変係数をそれぞれ１個用いている。

一方、Ｈ（Ｚ）は(6)式から のように表わされるからＨ（Ｚ）は第３図に示す
ような回路で構成できることになる。

第３図において、ブロツク４_１〜４_MはHi
（Ｚ）を実現するブロツクである。

ところで(1)式は次のようにも変形できる。

Ｈ（Ｚ）＝H₀｛−１＋２／１＋ＫＦ（Ｚ）｝……(11) 前述したように、Ｆ（Ｚ）の分子の定数項を分
離し整理することにより次式が得られる。

第４図は(12)式を実現する回路で、F₁（Ｚ）お
よび可変係数を各々１個用いている。

なお、参照数字５_３は係数２の乗算器である。

以上のように、本発明では、回路構成の簡単な
可変等化器を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第３
図および第４図は本発明の他の実施例を示す回路
図、第２図は第３図のブロツク４ｉの回路図、第
５図は従来の回路図および第６図はF₁（Ｚ）の
具体的回路を示す図である。 第１図〜第４図において、１_１，５_１〜５_４…
…乗算器、２_１……加算器、３……F₁（Ｚ）を
演算するブロツク、４_１〜４_M……H₁（Ｚ）〜Ｈ
_M（Ｚ）を演算するブロツクである。

Claims (1)

1. 【特許請求の範囲】 １ 入力信号が与えられる入力端子に接続された
   第１の固定乗算器と出力端子に接続された第１の
   加算器を有する第１の通路と、一端が前記第１の
   固定乗算器に接続され他端が前記第１の加算器に
   接続された第１のブロツクを有する複数個の第２
   通路とから構成され、前記第１のブロツクはその
   入力端子から第２の加算器に至る第３の通路と、
   前記第２の加算器の出力が可変乗算器と第２の固
   定乗算器を通つて第３の加算器に至る第４の通路
   と、前記第２の加算器の出力が前記可変乗算器と
   第２ブロツクおよび第３の固定乗算器を通つて第
   ３の加算器に至る第５の通路と、前記第２の加算
   器の出力が前記可変乗算器と前記第１ブロツクお
   よび第４の固定乗算器を通つて前記第２の加算器
   にもどる第１の巡回路と、前記第３の加算器の出
   力が前記第２ブロツクの出力端子に至る第７通路
   とから構成され、前記第２のブロツクは加算器、
   乗算器および遅延器を含み前記第２ブロツクの入
   力端子から出力端子に至る通路において少なくと
   も１個の遅延器を含むことを特徴とする可変減衰
   等化器。 ２ 入力信号が与えられる入力端子に接続された
   第１の固定乗算器を有しその出力が第１の加算器
   に与えられる第１の通路と、前記第１の固定乗算
   器の出力が第２の固定乗算器を介し第２の加算器
   に与えられる第２の通路と、前記第１の加算器の
   出力が第３の固定乗算器を介して前記第２の加算
   器に与えられる第３の通路と、前記第１の加算器
   の出力が可変乗算器と第４の固定乗算器を介して
   第２の加算器に与えられる第４の通路と、前記第
   １の加算器の出力が前記可変乗算器と第１ブロツ
   クおよび第５の固定乗算器を介して前記第１の加
   算器に与えられる第１の巡回路とから構成され、
   前記第１のブロツクは加算器、乗算器および遅延
   器を含み、前記第１のブロツクの入力端子から出
   力端子に至る通路において少なくとも１個の遅延
   器を含むことを特徴とする可変減衰等化器。