JPS6234064A - ロジツクアナライザ - Google Patents
ロジツクアナライザInfo
- Publication number
- JPS6234064A JPS6234064A JP60173749A JP17374985A JPS6234064A JP S6234064 A JPS6234064 A JP S6234064A JP 60173749 A JP60173749 A JP 60173749A JP 17374985 A JP17374985 A JP 17374985A JP S6234064 A JPS6234064 A JP S6234064A
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- JP
- Japan
- Prior art keywords
- level
- signal
- value
- logical
- threshold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Measurement Of Current Or Voltage (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はロジックアナライザめ入力信号判別手段に関す
る。
る。
ここで、ロジックアナライザとはロジック回路および装
置などの論理動作を調べるための診断測定器をいう。
置などの論理動作を調べるための診断測定器をいう。
被試験回路からの出力パルス信号を閾値で識別し、この
識別結果をいったん記憶回路に格納するロジックアナラ
イザにおいて、 レベルの異なる二つの閾値を用いて識別することにより
、 論理状態が不安定な入力信号と安定状態の入力信号とを
識別することができるようにしたものである。
識別結果をいったん記憶回路に格納するロジックアナラ
イザにおいて、 レベルの異なる二つの閾値を用いて識別することにより
、 論理状態が不安定な入力信号と安定状態の入力信号とを
識別することができるようにしたものである。
従来例装置では、一つの閾値電圧（例えば、ＴＴＬＬ／
ベル＋１．４ Ｖ）で入力信号レベルが「１」か「０」
かに識別され、この識別された信号がいったんメモリに
記憶された後に表示されていた。
ベル＋１．４ Ｖ）で入力信号レベルが「１」か「０」
かに識別され、この識別された信号がいったんメモリに
記憶された後に表示されていた。
このような従来例装置では、入力信号レベルが不安定な
状態（被試験装置を構成しているパッケージのパターン
切れによるオーブン状態およびパッケージを構成する素
子の特性によるハイインピーダンス状態など）になって
いるときに、その状態を記憶クロックがサンプルするの
で、信号レベルを誤認識する欠点があった。
状態（被試験装置を構成しているパッケージのパターン
切れによるオーブン状態およびパッケージを構成する素
子の特性によるハイインピーダンス状態など）になって
いるときに、その状態を記憶クロックがサンプルするの
で、信号レベルを誤認識する欠点があった。
本発明はこのような欠点を除去するもので、不安定な状
態の信号レベルの誤認識が生じないロジックアナライザ
を提供することを目的とする。
態の信号レベルの誤認識が生じないロジックアナライザ
を提供することを目的とする。
本発明は、被試験回路から出力するパルス信号を人力す
る入力端子と、このパルス信号と閾値信号とを比較する
識別手段と、この識別手段の出力を所定のクロックで書
込みおよび読出す記憶手段とを備えたロジックアナライ
ザにおいて、上記閾値信号は異なるレベルを有する二つ
の信号であり、上記記憶手段は、この異なるレベルのそ
れぞれについての上記識別手段の出力を記憶することが
できる構成であることを特徴とする。
る入力端子と、このパルス信号と閾値信号とを比較する
識別手段と、この識別手段の出力を所定のクロックで書
込みおよび読出す記憶手段とを備えたロジックアナライ
ザにおいて、上記閾値信号は異なるレベルを有する二つ
の信号であり、上記記憶手段は、この異なるレベルのそ
れぞれについての上記識別手段の出力を記憶することが
できる構成であることを特徴とする。
入力端子を介して入力する被試験回路からのパルス信号
は、識別手段で異なるレベルを有する二つの閾値信号に
比較される。これにより不安定状態にある入力信号によ
り時間間隔を有する比較結果が出力される。これが、そ
れぞれ記憶手段に格納され、例えば表示管に表示され、
不安定信号と安定信号との識別が可能になる。
は、識別手段で異なるレベルを有する二つの閾値信号に
比較される。これにより不安定状態にある入力信号によ
り時間間隔を有する比較結果が出力される。これが、そ
れぞれ記憶手段に格納され、例えば表示管に表示され、
不安定信号と安定信号との識別が可能になる。
以下、本発明実施例装置を図に基づいて説明する。
第１図はこの実施例装置の構成を示すブロック構成図で
ある。第２図はこの実施例装置の動作を説明するタイミ
ングチャートである。
ある。第２図はこの実施例装置の動作を説明するタイミ
ングチャートである。
まず、本発明実施例装置の構成を第１図に基づいて説明
する。レベル指示スイッチ２と、レベル指示スイッチ２
の出力にその入力が接続された閾値発生回路３と、入力
端子１と、入力端子１および閾値発生回路３の二つの出
力にその入力のそれぞれが接続されたプローブ４と、ク
ロック供給回路５と、クロック供給回路５の出力および
プローブ４の第一の出力にその入力のそれぞれが接続さ
れた高識別結果メモリ６と、クロック供給回路５の出力
およびプローブ４の第二の出力にその入力のそれぞれが
接続された低識別結果メモリ７と、高識別結果メモリ６
の出力および低識別結果メモリ７の出力にその入力のそ
れぞれが接続された表示回路８と、表示回路８の出力に
その入力が接続された表示器９とを備える。ここで、レ
ベル指示スイッチ２は被試験装置の論理信号レベルに適
合した閾値電圧値を閾値発生回路３が出力する指令を発
令する手段である。また、閾値発生回路３は高閾値信号
３１および低閾値信号３２を出力する手段である。プロ
ーブ４は、入力端子１に接続された被試験装置から到来
する入力信号１０と高閾値信号３１および低閾値信号３
２とを比較する手段である。
する。レベル指示スイッチ２と、レベル指示スイッチ２
の出力にその入力が接続された閾値発生回路３と、入力
端子１と、入力端子１および閾値発生回路３の二つの出
力にその入力のそれぞれが接続されたプローブ４と、ク
ロック供給回路５と、クロック供給回路５の出力および
プローブ４の第一の出力にその入力のそれぞれが接続さ
れた高識別結果メモリ６と、クロック供給回路５の出力
およびプローブ４の第二の出力にその入力のそれぞれが
接続された低識別結果メモリ７と、高識別結果メモリ６
の出力および低識別結果メモリ７の出力にその入力のそ
れぞれが接続された表示回路８と、表示回路８の出力に
その入力が接続された表示器９とを備える。ここで、レ
ベル指示スイッチ２は被試験装置の論理信号レベルに適
合した閾値電圧値を閾値発生回路３が出力する指令を発
令する手段である。また、閾値発生回路３は高閾値信号
３１および低閾値信号３２を出力する手段である。プロ
ーブ４は、入力端子１に接続された被試験装置から到来
する入力信号１０と高閾値信号３１および低閾値信号３
２とを比較する手段である。
クロック供給回路５は高識別結果メモリ６および低識別
結果メモリ７に供給されるクロック信号５０を生成する
手段である。高識別結果メモリ６は、高レベル識別結果
信号４１を記憶する手段であり、低識別結果メモリ７は
低レベル識別結果信号４２を記憶する手段である。表示
回路８は、高識別結果メモリ６の出力と低識別結果メモ
リ７の出力とに基づいて生成された表示信号８０を生成
する手段である。表示器９は、表示信号８０を表示する
手段である。
結果メモリ７に供給されるクロック信号５０を生成する
手段である。高識別結果メモリ６は、高レベル識別結果
信号４１を記憶する手段であり、低識別結果メモリ７は
低レベル識別結果信号４２を記憶する手段である。表示
回路８は、高識別結果メモリ６の出力と低識別結果メモ
リ７の出力とに基づいて生成された表示信号８０を生成
する手段である。表示器９は、表示信号８０を表示する
手段である。
次に、この実施例装置の動作を第１図および第２図に基
づいて説明する。
づいて説明する。
被試験装置の論理回路（マイクロプロセッサなど）から
のディジタル信号（アドレス信号など）は入力端子１に
到来する。クロック供給回路５からは選択されたクロッ
ク周期例えば、１０ナノ秒および２０ナノ秒などのクロ
ック周期の一つが選択され出力される。レベル指示スイ
ッチ２により指定されるトランジスタ・トランジスタ・
ロジック （ＴＴＬ） レベルあるいはエミッタ・カ
ップルド・ロジック（ＥＣＬ）レベル素子などの論理動
作レベルに応じた高閾値信号３１および低閾値信号３２
が閾値発生回路３から出力される。例えばＴＴＬレベル
が指示されていれば、高閾値信号３１に電圧値＋２．８
Ｖ、低閾値信号３２に電圧値＋０．５■が設定され、
プローブ４内の二つのコンパレータに導かれ、入力信号
１０と比較判別が行われる。高レベル用コンパレータで
は、閾値＋２．８■より高いレベルは論理値「１」に判
定され、閾値＋２．８Ｖ以下の低いレベルは論理値ｒＯ
Ｊに判定される。また、低レベルコンパレータでは、閾
値＋０．５■より高いレベルは論理値「１」に判定され
、閾値＋０．５Ｖ以下の低いレベルは論理値「０」に判
定される。
のディジタル信号（アドレス信号など）は入力端子１に
到来する。クロック供給回路５からは選択されたクロッ
ク周期例えば、１０ナノ秒および２０ナノ秒などのクロ
ック周期の一つが選択され出力される。レベル指示スイ
ッチ２により指定されるトランジスタ・トランジスタ・
ロジック （ＴＴＬ） レベルあるいはエミッタ・カ
ップルド・ロジック（ＥＣＬ）レベル素子などの論理動
作レベルに応じた高閾値信号３１および低閾値信号３２
が閾値発生回路３から出力される。例えばＴＴＬレベル
が指示されていれば、高閾値信号３１に電圧値＋２．８
Ｖ、低閾値信号３２に電圧値＋０．５■が設定され、
プローブ４内の二つのコンパレータに導かれ、入力信号
１０と比較判別が行われる。高レベル用コンパレータで
は、閾値＋２．８■より高いレベルは論理値「１」に判
定され、閾値＋２．８Ｖ以下の低いレベルは論理値ｒＯ
Ｊに判定される。また、低レベルコンパレータでは、閾
値＋０．５■より高いレベルは論理値「１」に判定され
、閾値＋０．５Ｖ以下の低いレベルは論理値「０」に判
定される。
この判定結果は高識別結果メモリ６および低識別結果メ
モリ７のそれぞれに転送され、クロック信号５０で指定
されたクロック値に同期して記憶される。
モリ７のそれぞれに転送され、クロック信号５０で指定
されたクロック値に同期して記憶される。
ひきつづき、高識別結果メモリ６および低識別結果メモ
リ７から順次読み出された論理値は、表示回路８の表示
メモリに記憶される。表示回路８からの表示信号８０は
表示器９に導かれる。すなわ。
リ７から順次読み出された論理値は、表示回路８の表示
メモリに記憶される。表示回路８からの表示信号８０は
表示器９に導かれる。すなわ。
ち、第２図に示すように立上りが緩慢な入力信号１０と
高閾値信号の電圧値＋２．８■および低閾値信号の電圧
値＋０．５ｖとが比較判別されると、識別結果メモリ７
には低レベル信号結果信号４２の論理値が記憶され、高
識別結果メモリ６には高レベル識別結果信号４１の論理
値が記憶される。表示回路８では論理値「０」が高レベ
ル識別結果信号４１に基づいて記憶され、論理値ｒｌＪ
が低レベル識別結果信号４２に基づいて記憶されると、
表示信号８０には、論理値「０」から論理値「１」へ変
化する点が二個所表示される。
高閾値信号の電圧値＋２．８■および低閾値信号の電圧
値＋０．５ｖとが比較判別されると、識別結果メモリ７
には低レベル信号結果信号４２の論理値が記憶され、高
識別結果メモリ６には高レベル識別結果信号４１の論理
値が記憶される。表示回路８では論理値「０」が高レベ
ル識別結果信号４１に基づいて記憶され、論理値ｒｌＪ
が低レベル識別結果信号４２に基づいて記憶されると、
表示信号８０には、論理値「０」から論理値「１」へ変
化する点が二個所表示される。
本発明は、以上説明したように、二つのレベルの異なる
閾値を用いて入力信号の識別を行っているので、論理状
態が不安定な入力信号に対してそれを特徴づける表示を
行える効果がある。
閾値を用いて入力信号の識別を行っているので、論理状
態が不安定な入力信号に対してそれを特徴づける表示を
行える効果がある。
第１図は本発明実施例装置の構成を示すブロック構成図
。 第２図は本発明実施例装置の動作を示すタイミングチャ
ート。 １・・・入力端子、２・・・レベル指示スイッチ、３・
・・閾値発生回路、４・・・プローブ、５・・・クロッ
ク供給回路、６・・・高識別結果メモリ、７・・・低識
別結果メモリ、８・・・表示回路、９・・・表示器、１
０・・・入力信号、３１・・・高閾値信号、３２・・・
低閾値信号、４１・・・高レベル識別結果信号、４２・
・・低レベル識別結果信号、５０・・・クロック信号、
８０・・・表示信号。 特許出願人 日本電気株式会社２．。 代理人 弁理士 井 出 直 孝１ 実施例の構成図
。 第２図は本発明実施例装置の動作を示すタイミングチャ
ート。 １・・・入力端子、２・・・レベル指示スイッチ、３・
・・閾値発生回路、４・・・プローブ、５・・・クロッ
ク供給回路、６・・・高識別結果メモリ、７・・・低識
別結果メモリ、８・・・表示回路、９・・・表示器、１
０・・・入力信号、３１・・・高閾値信号、３２・・・
低閾値信号、４１・・・高レベル識別結果信号、４２・
・・低レベル識別結果信号、５０・・・クロック信号、
８０・・・表示信号。 特許出願人 日本電気株式会社２．。 代理人 弁理士 井 出 直 孝１ 実施例の構成図
Claims (1)
- （１）被試験回路から出力するパルス信号を入力する入
力端子と、 このパルス信号と閾値信号とを比較する識別手段と、 この識別手段の出力を所定のクロックで書込みおよび読
出す記憶手段と を備えたロジックアナライザにおいて、 上記閾値信号は異なるレベルを有する二つの信号であり
、上記記憶手段は、この異なるレベルのそれぞれについ
ての上記識別手段の出力を記憶することができる構成で
ある ことを特徴とするロジックアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60173749A JPS6234064A (ja) | 1985-08-06 | 1985-08-06 | ロジツクアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60173749A JPS6234064A (ja) | 1985-08-06 | 1985-08-06 | ロジツクアナライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6234064A true JPS6234064A (ja) | 1987-02-14 |
Family
ID=15966417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60173749A Pending JPS6234064A (ja) | 1985-08-06 | 1985-08-06 | ロジツクアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6234064A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63295970A (ja) * | 1987-05-08 | 1988-12-02 | Yokogawa Hewlett Packard Ltd | ロジック・アナライザ |
| JPH03103770A (ja) * | 1989-09-18 | 1991-04-30 | Sony Tektronix Corp | 信号解析方法 |
-
1985
- 1985-08-06 JP JP60173749A patent/JPS6234064A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63295970A (ja) * | 1987-05-08 | 1988-12-02 | Yokogawa Hewlett Packard Ltd | ロジック・アナライザ |
| JPH03103770A (ja) * | 1989-09-18 | 1991-04-30 | Sony Tektronix Corp | 信号解析方法 |
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