JPS6233399A - Ｃｃｄ遅延線 - Google Patents
Ｃｃｄ遅延線Info
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- JPS6233399A JPS6233399A JP60171089A JP17108985A JPS6233399A JP S6233399 A JPS6233399 A JP S6233399A JP 60171089 A JP60171089 A JP 60171089A JP 17108985 A JP17108985 A JP 17108985A JP S6233399 A JPS6233399 A JP S6233399A
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- gate
- ccd
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- delay line
- electric charge
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- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/713—Transfer or readout registers; Split readout registers or multiple readout registers
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/73—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors using interline transfer [IT]
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
- H04N3/15—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation
- H04N3/1575—Picture signal readout register, e.g. shift registers, interline shift registers
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は低雑音、低電力のＣＣＤ遅延線に関する。
特開昭５０−１７９４０号公報に記載されているような
ＣＣＤ遅延線はすでに実用化されており、ビデオカメラ
などの信号処理に用いられている。
ＣＣＤ遅延線はすでに実用化されており、ビデオカメラ
などの信号処理に用いられている。
このＣＣＤ遅延線には駆動電力が大きいという問題があ
り、例えばバッテリーで駆動するビデオカメラの長時間
撮像の妨げとなっている。駆動電力Ｐは理想的には、 ｐ ： ｆＣＶ２ ・・・・・・・・・・・・・
・・・・・・・・・・・（１）で表わされる。ｆはクロ
ック周波数、Ｃは全ゲート容量、■はクロック振幅（電
圧のＰ−Ｐ値）である。例えばｆ ＝ １０Ｍ）（ｚ
、 Ｃ＝ ２００ＰＦ 、 Ｖ ＝１ｏＶ ｔＤ トキ
Ｐ ＝ ０．２Ｗ トナｌ：）、このＣＣＤ遅延線を４
本用いる場合を考えると、全消費電力力（５Ｗ程度のビ
デオカメラにおいては大きな負担となる。
り、例えばバッテリーで駆動するビデオカメラの長時間
撮像の妨げとなっている。駆動電力Ｐは理想的には、 ｐ ： ｆＣＶ２ ・・・・・・・・・・・・・
・・・・・・・・・・・（１）で表わされる。ｆはクロ
ック周波数、Ｃは全ゲート容量、■はクロック振幅（電
圧のＰ−Ｐ値）である。例えばｆ ＝ １０Ｍ）（ｚ
、 Ｃ＝ ２００ＰＦ 、 Ｖ ＝１ｏＶ ｔＤ トキ
Ｐ ＝ ０．２Ｗ トナｌ：）、このＣＣＤ遅延線を４
本用いる場合を考えると、全消費電力力（５Ｗ程度のビ
デオカメラにおいては大きな負担となる。
（１）式から判るように低電力化のためにはゲート容量
Ｃまたはクロック振幅■を減らす必要がある。ところが
そのどちらを減らしても扱うことのできる信号電荷量が
減少し、Ｓ／Ｎ比が悪くなってしまう。
Ｃまたはクロック振幅■を減らす必要がある。ところが
そのどちらを減らしても扱うことのできる信号電荷量が
減少し、Ｓ／Ｎ比が悪くなってしまう。
本発明の目的は低雑音、低電力のＣＣＤ遅延線を提供す
ることにある。
ることにある。
ＣＯＤ遅延線では主に入力部と出力部で雑音が発生する
。出力部で発生する雑音は読終えた電荷を捨てるときに
発生する熱雑音（リセット雑音）とソースホロワアンプ
の１／ｆ雑音が支配的であるが、これらについては、信
号と混在せずに雑音だけが存在する期間があるため、相
関ダブルサンプリングなどの手段により大幅に抑圧子る
ことができる。一方入力部で発生する熱。
。出力部で発生する雑音は読終えた電荷を捨てるときに
発生する熱雑音（リセット雑音）とソースホロワアンプ
の１／ｆ雑音が支配的であるが、これらについては、信
号と混在せずに雑音だけが存在する期間があるため、相
関ダブルサンプリングなどの手段により大幅に抑圧子る
ことができる。一方入力部で発生する熱。
雑音と１／ｆ雑音は信号電荷と完全に混合してＣＯＤチ
ャネルに注入されるため、後段で雑音を分離、抑圧する
ことができない。従ってＣＯＤ遅延線の８／Ｎ比を良く
するためには特に入力部におけるＳ／Ｎ比を良くするこ
とが重要である。
ャネルに注入されるため、後段で雑音を分離、抑圧する
ことができない。従ってＣＯＤ遅延線の８／Ｎ比を良く
するためには特に入力部におけるＳ／Ｎ比を良くするこ
とが重要である。
第２図に一般的なＣＯＤ遅延線の入力側の構造と動作を
示す。（α）が平面構造、（ｂｌが縦構造、（Ｃ）〜ω
が動作説明のためのポテンシャル図である。１がゲート
で、そのうち特に１１が１層目のゲート、１２が２層目
のゲートであり、ポリシリコン等で形成する。２がＮ形
の拡散層で、第２図（α）Ｋ示すゲート１とオーバラッ
プする場所にＣＯＤチャネルができる。５がＮ形の拡散
層で負電荷の供給源である。４がＰ膨拡散層で、２層目
のゲート下に位置し、転送チャネルに方向性を持たせる
働きをする。５がＰ形基板である。
示す。（α）が平面構造、（ｂｌが縦構造、（Ｃ）〜ω
が動作説明のためのポテンシャル図である。１がゲート
で、そのうち特に１１が１層目のゲート、１２が２層目
のゲートであり、ポリシリコン等で形成する。２がＮ形
の拡散層で、第２図（α）Ｋ示すゲート１とオーバラッ
プする場所にＣＯＤチャネルができる。５がＮ形の拡散
層で負電荷の供給源である。４がＰ膨拡散層で、２層目
のゲート下に位置し、転送チャネルに方向性を持たせる
働きをする。５がＰ形基板である。
尚、第２層ゲート１２と第１層ゲート１１と拡散層２０
間は二酸化シリコンなどの絶縁酸化膜を形成するが図で
は省略している。
間は二酸化シリコンなどの絶縁酸化膜を形成するが図で
は省略している。
信号電荷の注入は以下のように行なう。まず（０）に示
すようＫＩＤの電圧を下げ（ポテンシャルを上げ）て負
電荷をＩｓアゲート下注入し、次に（ｄ）Ｋ示すように
ＩＤの電圧を上げて、工Ｓゲート下に信号電荷Ｑｓを残
す。信号電荷Ｑｓは工Ｇ、Ｉｓゲート下の無電術時のポ
テンシャル差（リーー、？）とＩｓゲート容量Ｃｉで定
まる。
すようＫＩＤの電圧を下げ（ポテンシャルを上げ）て負
電荷をＩｓアゲート下注入し、次に（ｄ）Ｋ示すように
ＩＤの電圧を上げて、工Ｓゲート下に信号電荷Ｑｓを残
す。信号電荷Ｑｓは工Ｇ、Ｉｓゲート下の無電術時のポ
テンシャル差（リーー、？）とＩｓゲート容量Ｃｉで定
まる。
Ｑｓ ＝ Ｃｉ （リ−ｍｙ）／ｌ ・・・・・・
・・・・・・（２）ここで、？は電子の電荷量である。
・・・・・・（２）ここで、？は電子の電荷量である。
ＩＱまたはＩｓの電圧を信号で変調することによりＱｓ
を信号に対応した量に設定する。次に（ａＩＶｃ示すよ
うにＨｌの電圧を上げてＱｓをＨ１ゲート下に転送し、
さらにωに示すようにＨｌの電圧を下げ、Ｈ２の電圧を
上げてＱｓをＨ２ゲート下に転送する。このようにクロ
ックＨ１，Ｈ２の電圧を交互に高（することによりＱｓ
を順次出力側に転送する。
を信号に対応した量に設定する。次に（ａＩＶｃ示すよ
うにＨｌの電圧を上げてＱｓをＨ１ゲート下に転送し、
さらにωに示すようにＨｌの電圧を下げ、Ｈ２の電圧を
上げてＱｓをＨ２ゲート下に転送する。このようにクロ
ックＨ１，Ｈ２の電圧を交互に高（することによりＱｓ
を順次出力側に転送する。
このＣＯＤ遅延線ではＩＧ、Ｉｓアゲート下ポテンシャ
ル差（＋１Ｉｐ−一＃）はＨ１ゲート下のポテンシャル
振幅（φを一一ル）より大きくすることはできない。信
号電荷ＱＢをＩ８ゲート下からＨ２ゲート下にほぼ完全
に転送するためＶｃｅ、は−んより一定量Ｃｔα１と表
す）以上大きくしなければならないし、ＩＤから電荷を
注入する場合〔第２図（Ｃ） ］ Ｋ Ｉ Ｄのポテン
シャルは−、より一定量（ｖａ２と表す〕高く、φＬよ
り一定量（？αＳと翫す）低くなければならない。α１
．α２．町の和をαと置き、クロックＨ１の振幅をＶｄ
ｄと置いて（２）式から注入できる最大信号電荷量ＱＩ
ＩＭＡＸを求めると、 Ｑｓｙｔｈｘ＝ＣｉＣｖｄｔｔ−ａ）−−−−・・・−
・−（５）となる。
ル差（＋１Ｉｐ−一＃）はＨ１ゲート下のポテンシャル
振幅（φを一一ル）より大きくすることはできない。信
号電荷ＱＢをＩ８ゲート下からＨ２ゲート下にほぼ完全
に転送するためＶｃｅ、は−んより一定量Ｃｔα１と表
す）以上大きくしなければならないし、ＩＤから電荷を
注入する場合〔第２図（Ｃ） ］ Ｋ Ｉ Ｄのポテン
シャルは−、より一定量（ｖａ２と表す〕高く、φＬよ
り一定量（？αＳと翫す）低くなければならない。α１
．α２．町の和をαと置き、クロックＨ１の振幅をＶｄ
ｄと置いて（２）式から注入できる最大信号電荷量ＱＩ
ＩＭＡＸを求めると、 Ｑｓｙｔｈｘ＝ＣｉＣｖｄｔｔ−ａ）−−−−・・・−
・−（５）となる。
一方熱雑音は第２図Ｃｃ）から（♂に移る過程で工Ｇゲ
ート下で発生し、Ｉｓアゲート下取残される雑音電荷中
は、理論的に、 であることが知られている。ここで、Ａはボルツマン定
数、Ｔは絶対温度である。
ート下で発生し、Ｉｓアゲート下取残される雑音電荷中
は、理論的に、 であることが知られている。ここで、Ａはボルツマン定
数、Ｔは絶対温度である。
（５１、（ａ）式からＳ／Ｎ比を求めると、あるいは、
従って８７Ｎ比を大きくするためＫは最大電荷量ＱｇＭ
ＡＸを大きくするか、クロックＨｔ 、 Ｈ２の振幅Ｖ
ｄｄを大きくする必要がある。し２かし第２図に示すよ
うなＣＯＤ遅延線においてはｖａを増すことは直接駆動
電力の増大につながるし、Ｑ８ＭＡＸを増すとＨｌ 、
Ｈ２のゲート容量を増すか、Ｈｌ、Ｈ２ゲートの第１層
、第２層ゲート下のポテンシャル差を増す（すなわちＶ
ｄｄを増す）必要が生じ、結局駆動電力を増大させてし
まう。
ＡＸを大きくするか、クロックＨｔ 、 Ｈ２の振幅Ｖ
ｄｄを大きくする必要がある。し２かし第２図に示すよ
うなＣＯＤ遅延線においてはｖａを増すことは直接駆動
電力の増大につながるし、Ｑ８ＭＡＸを増すとＨｌ 、
Ｈ２のゲート容量を増すか、Ｈｌ、Ｈ２ゲートの第１層
、第２層ゲート下のポテンシャル差を増す（すなわちＶ
ｄｄを増す）必要が生じ、結局駆動電力を増大させてし
まう。
本発明のＣＣＤ遅延線はこの問題を解決するため以下の
手段のいずれか又は両方を有することを特徴とするもの
である。
手段のいずれか又は両方を有することを特徴とするもの
である。
（１）転送ゲートの入力に近い場所で信号電荷Ｑ８を減
衰させる手段を設げる。これ忙より８／Ｎ比をほぼ一定
に保ったまま転送部における最大信号電荷量を減少させ
駆動電力を低減させる。
衰させる手段を設げる。これ忙より８／Ｎ比をほぼ一定
に保ったまま転送部における最大信号電荷量を減少させ
駆動電力を低減させる。
（２１ＱＢ設定時のＩＧ、Ｉｓアゲート下ポテンシャル
差（リーー、？）を（ＶｄｅＬ−α）ｇ、より大きくす
る手段を設けて８７Ｎ比を改善する。このとき、駆動電
力の点からＱａＭＡＸを大きくしないようＫＨＩ、Ｈ２
ゲートの蓄積部の容１ｔｃｔｌＣ対してＣｉを小さく設
計するＯすなわち、Ｈｌ、Ｈ２の第１層ゲートの面積よ
りＩｓゲート面積を小さ、くする。
差（リーー、？）を（ＶｄｅＬ−α）ｇ、より大きくす
る手段を設けて８７Ｎ比を改善する。このとき、駆動電
力の点からＱａＭＡＸを大きくしないようＫＨＩ、Ｈ２
ゲートの蓄積部の容１ｔｃｔｌＣ対してＣｉを小さく設
計するＯすなわち、Ｈｌ、Ｈ２の第１層ゲートの面積よ
りＩｓゲート面積を小さ、くする。
第１図に本発明の一実施例を示す。（α）は平面構造、
（ｂ）は断面１弓′における縦構造、（ｃ）は縦構造に
対応したポテンシャル図である。同図において、６がＮ
＋形の拡散層、７がｔ形の拡散層である。Ｉｓアゲート
下設定された信号電荷Ｑｓを、次段のＨ１ゲート下から
Ｈ２ゲート下に転送する際にチャネルストップ７により
βＱａと（１−β）Ｑ８．ただし０くβ＜１ 、＆Ｃ分
割し、領域Ａ１に転送された電荷βＱｓはノ員次出力側
圧転送し、領域Ａ２に転送された電荷（１−β）Ｑｓは
拡散層６、すなわち８Ｄ端子に捨てる。この手段により
信号電荷Ｑｓをβ倍に減衰させることができる。βの値
はチャネルストップ７の位置により自由に設定できる。
（ｂ）は断面１弓′における縦構造、（ｃ）は縦構造に
対応したポテンシャル図である。同図において、６がＮ
＋形の拡散層、７がｔ形の拡散層である。Ｉｓアゲート
下設定された信号電荷Ｑｓを、次段のＨ１ゲート下から
Ｈ２ゲート下に転送する際にチャネルストップ７により
βＱａと（１−β）Ｑ８．ただし０くβ＜１ 、＆Ｃ分
割し、領域Ａ１に転送された電荷βＱｓはノ員次出力側
圧転送し、領域Ａ２に転送された電荷（１−β）Ｑｓは
拡散層６、すなわち８Ｄ端子に捨てる。この手段により
信号電荷Ｑｓをβ倍に減衰させることができる。βの値
はチャネルストップ７の位置により自由に設定できる。
駆動電力の点からこの信号減衰手段は入力に近い場所に
設けることが好ましく、ＩＳゲートの隣のＨ１ゲートに
この手段を設けても良い。尚この減衰手段においては雑
音電荷りもβ倍に減衰するため、信号電荷がβＱｓと減
るＫもかかわらず、Ｓ／Ｎ比の劣化はほとんどない。
設けることが好ましく、ＩＳゲートの隣のＨ１ゲートに
この手段を設けても良い。尚この減衰手段においては雑
音電荷りもβ倍に減衰するため、信号電荷がβＱｓと減
るＫもかかわらず、Ｓ／Ｎ比の劣化はほとんどない。
第５図（α）Ｋ第１図の実施例のＣＣＤ遅延線全体の平
面構造を示し、同図（ｂ）にタイミングチャート例を示
す。８が出力アンプで、転送され【きた電荷を電圧の形
でＯＵＴ端子に低インピーダンス出力する機能と、次の
電荷が転送されてくるまでに読終えた電荷を捨てる機能
を有する。
面構造を示し、同図（ｂ）にタイミングチャート例を示
す。８が出力アンプで、転送され【きた電荷を電圧の形
でＯＵＴ端子に低インピーダンス出力する機能と、次の
電荷が転送されてくるまでに読終えた電荷を捨てる機能
を有する。
尚（ｂ）のタイミングチャートでＩｓ端子に信号を印加
しているが、この信号電圧は必ずしもクロック周期でサ
ンプルホールドされている必要はない。
しているが、この信号電圧は必ずしもクロック周期でサ
ンプルホールドされている必要はない。
第５図（Ｃ）は別のタイミングチャート例でありＩＤ端
子に信号を印加する場合の例である。この場合も同様Ｉ
Ｃ（４）式で表わされる熱雑音が発生し、本発明のＣＣ
Ｄ遅延線によりＳ／Ｎ比を改善することができる。
子に信号を印加する場合の例である。この場合も同様Ｉ
Ｃ（４）式で表わされる熱雑音が発生し、本発明のＣＣ
Ｄ遅延線によりＳ／Ｎ比を改善することができる。
第４図は本発明の他の一実施例で、（ａ）が平面構造で
あり、（ｂ）〜（−）が平面構造に対応したポテンシャ
ル図である。まず（Ｊ） Ｋ示すよ５ＫＩＧとＩＳＫ高
い電圧を印加して、負電荷をＩｓアゲート下注入する。
あり、（ｂ）〜（−）が平面構造に対応したポテンシャ
ル図である。まず（Ｊ） Ｋ示すよ５ＫＩＧとＩＳＫ高
い電圧を印加して、負電荷をＩｓアゲート下注入する。
次Ｋ （Ｃ）のようＫＩＧの電圧を下げ、Ｉｓの電圧を
信号によって定まる中間電位として、信号電荷ＱｓをＩ
ｓアゲート下残す。
信号によって定まる中間電位として、信号電荷ＱｓをＩ
ｓアゲート下残す。
次のタイミング（ｄ）でＨ１クロックが高電位となりＱ
ｓのうちの一部なＨ１ゲート下忙転送する。
ｓのうちの一部なＨ１ゲート下忙転送する。
次１ｃ （＃）に示すようにＩｓの電位をさらに下げて
残りのＱｓをすべてＨ１ゲート下に転送して信号電荷Ｑ
ｓの注入を完了する。この注入方式においては（Ｃ）の
タイミングでＩｓに印加する電圧を高くすることＫより
ＱｇＭＡＸを（５）式の制限以上に大きくすることがで
き、８／Ｎ比を改善することかで営る。
残りのＱｓをすべてＨ１ゲート下に転送して信号電荷Ｑ
ｓの注入を完了する。この注入方式においては（Ｃ）の
タイミングでＩｓに印加する電圧を高くすることＫより
ＱｇＭＡＸを（５）式の制限以上に大きくすることがで
き、８／Ｎ比を改善することかで営る。
第５図（α）に第４図の実施例のＣＣＤ遅延線全体の平
面構造を示し、同図（ｈ） Ｋタイミングチャート例を
示す。信号に応じてｔｌ、 ｔｔ 、 ｔｓのタイミン
グでＩ８の電位なり４からＶｓの範囲で変調する。ここ
にＶｓはＩｓアゲート下ポテンシャルが５６ＰＫ等しく
なル！圧、Ｖａ ハ（Ｖｓ ＋ Ｖ２− Ｖ＋ ） ニ
等しい電圧である。
面構造を示し、同図（ｈ） Ｋタイミングチャート例を
示す。信号に応じてｔｌ、 ｔｔ 、 ｔｓのタイミン
グでＩ８の電位なり４からＶｓの範囲で変調する。ここ
にＶｓはＩｓアゲート下ポテンシャルが５６ＰＫ等しく
なル！圧、Ｖａ ハ（Ｖｓ ＋ Ｖ２− Ｖ＋ ） ニ
等しい電圧である。
第６図に本発明のさらに他の一実施例を示す。
（α）が平面構造、（，６）〜（ｄ）が平面構造に対応
したポテンシャル図である。Ｉ８ゲートの次段のゲー）
Ｈ５をＨｌより高振幅で駆動し、Ｉｓのゲート面積をＨ
１−Ｈ５の第１層ゲート面積より小さくする点を特徴と
する。ｇ２図の例に比べＨ５の振幅を犬きくしているた
め（リーφりを大キクテキ、Ｃｉが小さい釦もかかわら
ずＱ８ＭＡＸを減らさないよ５忙でき、Ｓ／Ｎ比を改装
で鎗る。
したポテンシャル図である。Ｉ８ゲートの次段のゲー）
Ｈ５をＨｌより高振幅で駆動し、Ｉｓのゲート面積をＨ
１−Ｈ５の第１層ゲート面積より小さくする点を特徴と
する。ｇ２図の例に比べＨ５の振幅を犬きくしているた
め（リーφりを大キクテキ、Ｃｉが小さい釦もかかわら
ずＱ８ＭＡＸを減らさないよ５忙でき、Ｓ／Ｎ比を改装
で鎗る。
駆動電力はＨｌ、Ｈ２ゲートの容量とパルス振幅が変わ
らないためほとんど増加しない。
らないためほとんど増加しない。
第７図（ａ）は第６図の実施例のＣＣＤ遅延線全体の平
面構造図、同図（Ａ）はタイミングチャートである。Ｉ
ＮＫ信号を印加する例を示１．ている。
面構造図、同図（Ａ）はタイミングチャートである。Ｉ
ＮＫ信号を印加する例を示１．ている。
第８図は本発明のＣＣＤ遅延線を撮像素子の水平〇ＣＤ
に応用した例を示し、出力電荷をに倍（０くＫ〈１）し
て再入力させることによって巡回形くし形フィルタの機
能を持たせている。。
に応用した例を示し、出力電荷をに倍（０くＫ〈１）し
て再入力させることによって巡回形くし形フィルタの機
能を持たせている。。
くし形フィルタは８／Ｎ比を向上させることを目的とし
ているため特にＣＣＤ遅延線の入力部におけるＳ／Ｎ劣
化に注意する必要がある。さらにＫ＜１の制約があるた
めＱ８ＭＡＸを大きくし−（Ｓ／Ｎ比を嫁ぐことができ
ない。この点からこのような応用においては特に本発明
によるＣＣＤ遅延線が有効になる。
ているため特にＣＣＤ遅延線の入力部におけるＳ／Ｎ劣
化に注意する必要がある。さらにＫ＜１の制約があるた
めＱ８ＭＡＸを大きくし−（Ｓ／Ｎ比を嫁ぐことができ
ない。この点からこのような応用においては特に本発明
によるＣＣＤ遅延線が有効になる。
２１は雑音低減アンプで相関ダブルサンプリングのよう
な出力部雑音抑圧の機能を有するアンプである。２２が
垂直方向に電荷を転送するための垂直ＣＯＤ、２５が転
送ゲート、２４がフォトダイオードである。Ｖ＋ 、
Ｖ２は垂直ＣＣＤ２２のクロックで、配線は図示してい
ないがすべての垂直ＣＣＤ２２には右端と同様に接続さ
れくいる。垂直帰線期間にＴＧＫ正のパルスを印加して
フォトダイオード上の信号電荷を垂直ＣＣＤ２２に転送
する。垂直走査期間の水平帰線期間に垂−＠ＣＣＤ２２
の信号電荷を１ステージずつ上に転送し１行分の信号電
荷を水平ＣＣＤ（ゲート１、拡散層５，６、出力アンプ
８から成る部分を総称してこう呼ぶ）に転送する。水平
走査期間に水平ＣＯＤの信号電荷を順次シフトさせＯＵ
Ｔ端子よりビデオ信号を得る。同時に出力信号を雑音低
減アンプを介してＩ８（又はＩＧ又はＩＤ）端子にフィ
ードバックし、信号電荷Ｑｓに変換して水平ＣＣＤ上を
転送し、次の水平走査期間に次の行の同列の信号電荷と
加算する。このフィードバックループの利得には０ ＜
Ｋ＜ １に設定し、Ｓ／Ｎ比改善効果を大きくとりたい
時はＫの値を大きくする。
な出力部雑音抑圧の機能を有するアンプである。２２が
垂直方向に電荷を転送するための垂直ＣＯＤ、２５が転
送ゲート、２４がフォトダイオードである。Ｖ＋ 、
Ｖ２は垂直ＣＣＤ２２のクロックで、配線は図示してい
ないがすべての垂直ＣＣＤ２２には右端と同様に接続さ
れくいる。垂直帰線期間にＴＧＫ正のパルスを印加して
フォトダイオード上の信号電荷を垂直ＣＣＤ２２に転送
する。垂直走査期間の水平帰線期間に垂−＠ＣＣＤ２２
の信号電荷を１ステージずつ上に転送し１行分の信号電
荷を水平ＣＣＤ（ゲート１、拡散層５，６、出力アンプ
８から成る部分を総称してこう呼ぶ）に転送する。水平
走査期間に水平ＣＯＤの信号電荷を順次シフトさせＯＵ
Ｔ端子よりビデオ信号を得る。同時に出力信号を雑音低
減アンプを介してＩ８（又はＩＧ又はＩＤ）端子にフィ
ードバックし、信号電荷Ｑｓに変換して水平ＣＣＤ上を
転送し、次の水平走査期間に次の行の同列の信号電荷と
加算する。このフィードバックループの利得には０ ＜
Ｋ＜ １に設定し、Ｓ／Ｎ比改善効果を大きくとりたい
時はＫの値を大きくする。
第９図は本発明のＣＣＤ遅延線を撮像素子の水平ＣＣＤ
′ＶＣ応用した別の例で、垂直スミア等の不要電荷を高
いＳ／Ｎ比で検出するために本発明のＣＣＤ遅延線を用
いる。２５が垂直ＣＣＤ。
′ＶＣ応用した別の例で、垂直スミア等の不要電荷を高
いＳ／Ｎ比で検出するために本発明のＣＣＤ遅延線を用
いる。２５が垂直ＣＣＤ。
２６が信号電荷転送用の水平ＣＯＤ、２７が転送ゲート
、５１が雑音低減アンプで相関ダブルサンプリング等に
より水平ＣＣＤ２６の出力部雑音を抑圧する。５２がア
ンプ、５５が差動アンプで、ここで垂直スミアをキャン
セルさせる。５４が信号出力端子である。垂直ＣＣＤ２
５の人のゲート下とＢのゲート下には等量の垂直スミア
電荷が蓄積されている。Ｂのゲート下には転送されてき
た信号電荷も蓄積されている。水平帰線期間にまずＡの
垂直スミア電荷を水平ＣＣＤ２６、転送ゲート２７を介
して垂直スミア転送用の水平Ｃ０Ｄｋ転送する。次ＫＢ
の信号電荷と垂直スミア電荷を水平ＣＣＤ２６に転送す
る。垂直スミア転送用水平ＣＣＤと水平ＣＣＤは同じク
ロックで動作させ、０ＵＴ１端子には垂直スミアを、０
ＵＴ２端子には信号と垂直スミアを同時に出力する。両
者の差をとれば垂直スミアのない高画質のビデオ信号が
得られるのであるが、単に差をとるとＳ／Ｎ比が５ｒｌ
Ｂ劣化する。そのため垂直スミア用水平ＣＣＤを巡回形
くし形フィルタとして用いて０ＵＴ１端子から出力され
る垂直スミアの８７Ｎ比を改善している。垂直スミアの
量は１列中のどの画素もほぼ等量であるため、帰還率Ｋ
を１に近づけて８７Ｎ比を大幅に改善することができ、
垂直スミアキャンセルによるＳ／Ｎ比の劣化をほとんど
無くすことができる。
、５１が雑音低減アンプで相関ダブルサンプリング等に
より水平ＣＣＤ２６の出力部雑音を抑圧する。５２がア
ンプ、５５が差動アンプで、ここで垂直スミアをキャン
セルさせる。５４が信号出力端子である。垂直ＣＣＤ２
５の人のゲート下とＢのゲート下には等量の垂直スミア
電荷が蓄積されている。Ｂのゲート下には転送されてき
た信号電荷も蓄積されている。水平帰線期間にまずＡの
垂直スミア電荷を水平ＣＣＤ２６、転送ゲート２７を介
して垂直スミア転送用の水平Ｃ０Ｄｋ転送する。次ＫＢ
の信号電荷と垂直スミア電荷を水平ＣＣＤ２６に転送す
る。垂直スミア転送用水平ＣＣＤと水平ＣＣＤは同じク
ロックで動作させ、０ＵＴ１端子には垂直スミアを、０
ＵＴ２端子には信号と垂直スミアを同時に出力する。両
者の差をとれば垂直スミアのない高画質のビデオ信号が
得られるのであるが、単に差をとるとＳ／Ｎ比が５ｒｌ
Ｂ劣化する。そのため垂直スミア用水平ＣＣＤを巡回形
くし形フィルタとして用いて０ＵＴ１端子から出力され
る垂直スミアの８７Ｎ比を改善している。垂直スミアの
量は１列中のどの画素もほぼ等量であるため、帰還率Ｋ
を１に近づけて８７Ｎ比を大幅に改善することができ、
垂直スミアキャンセルによるＳ／Ｎ比の劣化をほとんど
無くすことができる。
第１０図は本発明のＣＣＤ遅延線な撮像素子の水平ＣＯ
Ｄに応用した別の例で、フィールド周期の巡回形フィル
タを構成して８７Ｎ比の改善と叶い光灯照明下などでの
フリッカ現象の抑圧をはかった例である。
Ｄに応用した別の例で、フィールド周期の巡回形フィル
タを構成して８７Ｎ比の改善と叶い光灯照明下などでの
フリッカ現象の抑圧をはかった例である。
第１１図は本発明のＣＣＤ遅延線をフィールド遅延線に
応用した例であり、前記の説明から高い８／Ｎ比をもっ
た低電力のフィールド遅延線が得られることが理解でき
よう。
応用した例であり、前記の説明から高い８／Ｎ比をもっ
た低電力のフィールド遅延線が得られることが理解でき
よう。
尚第８図〜第１１図に示した応用例では第１図。
第５図の実施例のＣＣＤ遅延線を用いて説明したが、こ
れを第４図〜第７図に示した実施例のＣＣＤ遅延線を用
いても同様の高８／Ｎ比、低駆動電力の効果が得られる
。
れを第４図〜第７図に示した実施例のＣＣＤ遅延線を用
いても同様の高８／Ｎ比、低駆動電力の効果が得られる
。
また本明細書全般にわたり２相埋込みチャネルのＣＯＤ
について説明したが、これを表面チャネルのＣＯＤ、５
相、４相あるいは多相のＣＣＤＫｅ換えても、同様の概
念で目的を達成することができる。
について説明したが、これを表面チャネルのＣＯＤ、５
相、４相あるいは多相のＣＣＤＫｅ換えても、同様の概
念で目的を達成することができる。
以上説明したよ５に本発明のＣＣＤ遅延線は高い８／Ｎ
比と低駆動電力を同時に達成できる。
比と低駆動電力を同時に達成できる。
尚本明細書においてはＣＣＤ遅延線入力部の熱雑音に対
するＳ／Ｎ比のみを説明したが、検討忙よれば１／Ｖ雑
音についても（５）式の比例式がほぼ成立することが判
っているので、本発明のＣＣＤ遅延線は１／ｆ雑音につ
いても同様のＳＺＮ比改善効果を有する。１／ｆ雑音は
一般に工ＧとＩＳのチャネルポテンシャル−ｇ−１’ｚ
を変動させるが、その電圧変動量はチャネル面積の平方
根に反比例することが知られている。通常ＩＧゲート面
積はＩｓアゲート積より大きく設計するためりの変動の
方が支配的になる。すなわち入力部の１／ｆ雑音電圧は
１ ／ ＶＣＬにほぼ比例すると考えられる。従って雑
音電荷はＶＣｉＫ比例し、熱雑音の式、（４）式と同じ
比例関係になるため、熱雑音の場合と同じ考え方で１／
Ｖ雑音に対する８／Ｎ比も改善できるわけである。
するＳ／Ｎ比のみを説明したが、検討忙よれば１／Ｖ雑
音についても（５）式の比例式がほぼ成立することが判
っているので、本発明のＣＣＤ遅延線は１／ｆ雑音につ
いても同様のＳＺＮ比改善効果を有する。１／ｆ雑音は
一般に工ＧとＩＳのチャネルポテンシャル−ｇ−１’ｚ
を変動させるが、その電圧変動量はチャネル面積の平方
根に反比例することが知られている。通常ＩＧゲート面
積はＩｓアゲート積より大きく設計するためりの変動の
方が支配的になる。すなわち入力部の１／ｆ雑音電圧は
１ ／ ＶＣＬにほぼ比例すると考えられる。従って雑
音電荷はＶＣｉＫ比例し、熱雑音の式、（４）式と同じ
比例関係になるため、熱雑音の場合と同じ考え方で１／
Ｖ雑音に対する８／Ｎ比も改善できるわけである。
第１図（α）〜（Ｃ）は本発明の一実施例を示す図で、
（Ｇ）はＣＯＤ要部の平面構造図、（ｈ）はその縦構造
図、（Ｃ）は動作説明用ポテンシャル図、第２図（α）
〜（イ）は従来のＣＣＤ遅延線の例を示す図で、（α）
はその平面構造図、（ｂ）は縦構造図、（Ｃ）〜ωは動
作説明用ポテンシャル図、第５図（（Ｚ）〜（Ｃ）は本
発明′）ｃｃＤ遅延線の一実施例を示す図で、（α０！
全体の平面構造図、（勾及び（ｃ）は動作説明用タイミ
ングチャート図、第４図（α］〜（−）は本発明の他の
一実施例を示す図で、（α）はＣＣＤ遅延線の要部の平
面構造図、（ｈ）〜（＃）は動作説明用ポテンシャル図
、第５図（α）、 （ｈ）は第４図に示した実施例の全
体の平面構造図及び動作説明用タイミングチャート図、
・第６図（α）〜（ｄ：Ｉは本発明のさら忙他の一実施
例を示す図で、（４は要部の平面構造図、（，６）〜（
ｄ）は動作説明用ポテンシャル図、第７図（α）（ｂ）
は第６図に示した実施例の全体の平面構造図及び動作説
明用タイミングチ、ヤード図、第８図〜第１１図は、本
発明のＣＣＤ遅延線を撮像素子の信号転送用水平ＣＣＤ
Ｋ応用した実施例を示す平面構造図である。 １．１１．１２・・・ＣＯＤゲート１ ２〜４＃６・７・・・拡散層、 ５・・・基板、 ８・・・ＣＯＤ出力アンプ、 ２１ 、５１・・・雑音低減アンプ、 ５２ 、５５・・・アンプ、 ５４・・・出力端子、 ２２ 、２５・・・垂直ＣＯＤ。 ２６・・・水平ＣＣＤ。 ２５ 、２７・・・転送ゲート、 ２４・・・フォ トダイオード。
（Ｇ）はＣＯＤ要部の平面構造図、（ｈ）はその縦構造
図、（Ｃ）は動作説明用ポテンシャル図、第２図（α）
〜（イ）は従来のＣＣＤ遅延線の例を示す図で、（α）
はその平面構造図、（ｂ）は縦構造図、（Ｃ）〜ωは動
作説明用ポテンシャル図、第５図（（Ｚ）〜（Ｃ）は本
発明′）ｃｃＤ遅延線の一実施例を示す図で、（α０！
全体の平面構造図、（勾及び（ｃ）は動作説明用タイミ
ングチャート図、第４図（α］〜（−）は本発明の他の
一実施例を示す図で、（α）はＣＣＤ遅延線の要部の平
面構造図、（ｈ）〜（＃）は動作説明用ポテンシャル図
、第５図（α）、 （ｈ）は第４図に示した実施例の全
体の平面構造図及び動作説明用タイミングチャート図、
・第６図（α）〜（ｄ：Ｉは本発明のさら忙他の一実施
例を示す図で、（４は要部の平面構造図、（，６）〜（
ｄ）は動作説明用ポテンシャル図、第７図（α）（ｂ）
は第６図に示した実施例の全体の平面構造図及び動作説
明用タイミングチ、ヤード図、第８図〜第１１図は、本
発明のＣＣＤ遅延線を撮像素子の信号転送用水平ＣＣＤ
Ｋ応用した実施例を示す平面構造図である。 １．１１．１２・・・ＣＯＤゲート１ ２〜４＃６・７・・・拡散層、 ５・・・基板、 ８・・・ＣＯＤ出力アンプ、 ２１ 、５１・・・雑音低減アンプ、 ５２ 、５５・・・アンプ、 ５４・・・出力端子、 ２２ 、２５・・・垂直ＣＯＤ。 ２６・・・水平ＣＣＤ。 ２５ 、２７・・・転送ゲート、 ２４・・・フォ トダイオード。
Claims (1)
- 【特許請求の範囲】 １、電荷転送径路の転送ゲートの入力に近い部分に、電
荷を所定の割合で減衰させる手段を設けたことを特徴と
するＣＣＤ遅延線。 ２、蓄積容量Ｃｉに電圧Ｖｉを印加して電荷Ｑを注入す
る手段と、複数の蓄積容量Ｃｔに振幅Ｖｔのパルスを印
加して上記電荷Ｑを順次転送する手段とを有し、上記Ｃ
ｉとＣｔの関係を Ｃｉ＜Ｃｔ としたことを特徴とするＣＣＤ遅延線。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171089A JPS6233399A (ja) | 1985-08-05 | 1985-08-05 | Ｃｃｄ遅延線 |
| EP86110805A EP0211441A3 (en) | 1985-08-05 | 1986-08-05 | Charge coupled device delay line |
| US06/893,181 US4796071A (en) | 1985-08-05 | 1986-08-05 | Charge coupled device delay line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171089A JPS6233399A (ja) | 1985-08-05 | 1985-08-05 | Ｃｃｄ遅延線 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6233399A true JPS6233399A (ja) | 1987-02-13 |
| JPH0519800B2 JPH0519800B2 (ja) | 1993-03-17 |
Family
ID=15916788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171089A Granted JPS6233399A (ja) | 1985-08-05 | 1985-08-05 | Ｃｃｄ遅延線 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4796071A (ja) |
| EP (1) | EP0211441A3 (ja) |
| JP (1) | JPS6233399A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137367A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | 固体撮像装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182622A (en) * | 1989-02-14 | 1993-01-26 | Sony Corporation | Charge coupled device imager having multichannel readout structure |
| JP2969702B2 (ja) * | 1989-02-14 | 1999-11-02 | ソニー株式会社 | 固体撮像素子 |
| US5210777A (en) * | 1989-04-17 | 1993-05-11 | Sony Corporation | Charge coupled device having switched inverting and non-inverting input signal paths, input biassing circuit and temperature compensation |
| NL9000297A (nl) * | 1990-02-08 | 1991-09-02 | Philips Nv | Ladingsgekoppelde inrichting. |
| GB2323471B (en) | 1997-03-22 | 2002-04-17 | Eev Ltd | CCd imagers |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5511305A (en) * | 1978-07-10 | 1980-01-26 | Oki Electric Ind Co Ltd | Charge-coupling device for analog signal processing |
| JPS59172195A (ja) * | 1983-03-19 | 1984-09-28 | Hitachi Ltd | 電荷結合装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4158209A (en) * | 1977-08-02 | 1979-06-12 | Rca Corporation | CCD comb filters |
| US4165537A (en) * | 1978-08-16 | 1979-08-21 | General Electric Company | Analog charge transfer apparatus |
-
1985
- 1985-08-05 JP JP60171089A patent/JPS6233399A/ja active Granted
-
1986
- 1986-08-05 EP EP86110805A patent/EP0211441A3/en not_active Withdrawn
- 1986-08-05 US US06/893,181 patent/US4796071A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5511305A (en) * | 1978-07-10 | 1980-01-26 | Oki Electric Ind Co Ltd | Charge-coupling device for analog signal processing |
| JPS59172195A (ja) * | 1983-03-19 | 1984-09-28 | Hitachi Ltd | 電荷結合装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137367A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | 固体撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4796071A (en) | 1989-01-03 |
| EP0211441A2 (en) | 1987-02-25 |
| JPH0519800B2 (ja) | 1993-03-17 |
| EP0211441A3 (en) | 1988-07-27 |
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