JPS62295175A - アドレス生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （従来の技術） ベクトル計算機では、ベクトル・データを格納するメモ
リを間接アクセスしてベクトル演算を行なう３アドレス
方式か有効である。

この３アドレス方式は、基本的には第１および第２のオ
ペランドによって指定されるメモリの第１および第２の
アドレスに格納されたベクトル・データ間の演算を行い
、その演算結果を第３のオペランドによって指定される
上記メモリの第３のアドレスに格納するものである。３
アドレス方式のベクトル計算機は、間接アドレス・デー
タを用いて前記メモリに格納されたベクトル要素を順に
指定しながら、上述した演算処理を繰返し実行するもの
である。

第３図はこのようなベクトル計算機の概略構成図であり
、１はそのアドレス生成回路である。また２はベクトル
・データや間接アクセス・データ等゛を格納するメモリ
であり、３はベクトル演算を実行するベクトル演算器、
４は上記メモリ２に格納された間接アクセス・データに
対するアドレスを発生する間接アドレス発生器である。

しかしてアドレス生成回路１は、前記メモリ２に対して
３つのアドレスを指定する為の第１乃至第３のオペラン
ドに対して、そのベース・アドレスをそれぞれ格納する
３つのアドレス・レジスタ５ａ、　５ｂ、　５ｃ、メモ
リ２に格納されたベクトル要素の各アドレス間隔を示す
データをそれぞれ格納する増分レジスタＧａ、　６ｂ、
　Ｂｅを備えている。そして前記間接アドレス発生器４
によってアクセスされ、前記メモリ２から読出される間
接アクセス・データ、と上記各増分レジスタ６ａ、　８
ｂ、　６ｃに格納されたデータと３つの乗算器７ａ、　
７ｂ、　７ｃにてそれぞれ乗算し、これらの各乗算値を
３つの加算器８ａ、　８ｂ。

８ｃにて前記アドレス−レジスタ５ａ、　５ｂ、　５ｃ
にそれぞれ格納されたベース・アドレスに加算して前記
メモリ２に対する３つのアドレス・データを生成するよ
うに構成されてにる。

このように構成されたアドレス生成回路１によれば、ベ
クトルＡ、Ｂ、Ｃのメモリ２に対するベース・アドレス
Ａｏ、　Ｂｏ、　Ｃｏをアドレス・レジスタ５ａ、　５
ｂ、　５ｃにそれぞれセットし、上記メモリ２に対する
上記各ベクトルＡ、Ｂ、Ｃのデータの格納アドレス間隔
ａ、ｂ、ｃを増分レジスタ８ａ、　Ｇｂ、　８ｃにそれ
ぞれセットして、前記間接アドレス発生器４の制御の下
でメモリ２から間接アクセス・データを、例えば（１，
２，〜ｎ）の順序で与えれば、メモリ２に対する３つの
アドレスが次のように頭に生成される。

■　Ａｏ＋　ｊｌ＊ａ、　　Ｂｏ＋　ｊｌ＊ｂ、　　Ｃ
ｏ＋　ｊｌ＊ｃ　　（Ｎ−Ｊ（１））■　　Ａｏ＋ｊ２
木ａ、　　Ｂｏ＋　ｊ２＊ｂ、　　Ｃｏ＋ｊ２＊ｃ　　
　（ｊ２−Ｊ（２））■　　Ａｏ＋ｊｎ＊ａ、　　Ｂｏ
＋　ｊｎ＊ｂ、　　Ｃｏ＋　ｊｎ＊ｃ　　　（ｊｎ＝Ｊ
（ｎ））従って、例えば Ｃ（Ｊ（＋））　−Ａ　（Ｊ（１））　＋　Ｂ　（Ｊ（
１））１　＝　１．２．〜１００ なるベクトル演算を行なうものとすれば、先すアドレス
（Ａｏ＋ｊ　１＊ａ）　、（Ｂｏ＋ｊｌ＊ｂ）に格納さ
れたベクトル・データＡ　（Ｊ（１））　、　　Ｂ　（
Ｊ（１））との間でＣ（Ｊ（１））　＝Ａ（Ｊ（１））
　＋Ｂ　（Ｊ（１））なる演算か行われ、その演算結果
Ｃ（Ｊ（１））がメモリ２のアドレス（Ｃｏ＋ｊＨｃ）
に格納される。次に、同様にしてアドレス（Δｏ＋ｊ　
Ｈａ）　、（Ｂｏ＋ｊ２＊ｂ）に格納されたベクトル・
データＡ　（Ｊ（２））　、　　Ｂ　（Ｊ（２））との
間で Ｃ（Ｊ（２））　−Ａ　（Ｊ（２））　＋　Ｂ　（Ｊ（
２））なる演算が行われ、その演算結果Ｃ（Ｊ（２））
がメモリ２のアドレス（ＣＯ”ｊ２＊Ｃ）に格納される
ことになる。

このようなアドレス制御の下でその演算処理がＣ（Ｊ（
１００））　−Ａ　（Ｊ（１００））　＋　Ｂ　（Ｊ（
ｌｏｏ））に至るまで繰返し実行され、上述した。ベク
トル演算が行われる。

ところでこのような３アドレス方式のベクトル計算機で
は、４つ以上のアドレスを同時に発生することはできな
い。また３つ以上のベクトル・データ間の演算を行なう
こともできない。そこで１、例えば Ｄ　（Ｊ（１））−Ａ　（Ｊ（Ｉ））＋　Ｂ　（Ｊ（１
））＋　ｃ　（Ｊｍ）！　　＝　１．２．〜，１００ 、するベクトル演算を行な゛う場合には、Ｔ　（Ｊ（１
））　−Ａ　（Ｊ（１））　＋　Ｂ　（Ｊ（Ｉ））Ｄ　
（Ｊ（１））　−Ｔ　（Ｊ（１））　＋Ｃ（Ｊ（１））
１　−１．２．〜１００ ９ように、その演算を２回のステップに分けて行われる
。ここでＴ　（Ｊ’（１））は、そのベクトル演算の途
中結果を一時記憶する為のテンポラル配列である。

しかして、最初の処理ステップではアドレス（りで指定
されるベクトルＡ、ＨのデータＡ（Ｊ（１））　、　　
Ｂ　（Ｊ（＋））の演算結果Ｔ　（Ｊ（１））を上記テ
ンポラル配列のアドレスＪ　（１）に格納し、次のステ
ップではアドレスＪ　（１）で指定されるテンポラル配
列のデータＴ　（Ｊ（＋））とベクトルＣのデータＣ（
Ｊ（１））の演算結果Ｄ　（Ｊ（１））を上記アドレス
Ｊ（１）で指定されるベクトルＤの領域に格納して、そ
のベクトル演算が実行される。

ところがこのようにして３つのベクトル・データＡ、Ｂ
、Ｃ間のベクトル演算を実行する場合、次、のような不
具合がある。

即ち、間接アドレス・データＩによって指定される間接
アクセス・データＪ（１）が取り得る値は、一般に上記
間接アドレス・データＩの最大値よりも多い。例えば第
４図に示すように各ベクトルＡ。

Ｂ、Ｃの要素がそれぞれ１０００個あり、その中の１０
０個のベクトル要素を用いてベクトル演算を行なう場合
、　１〜１００の値を取る間接アドレス・データＩによ
って指定される間接アクセス・データ１１）の最大値は
１０００となる。

従って前記テンポラル配列Ｔ（Ｊ（１））を格納する為
のアドレスＪ（１）も、最大で１０００の値をとること
になる。これ故、テンポラル配列Ｔ　（Ｊ（１））を格
納する為のアドレス空間としては、少なくとも前記各ベ
クトルＡ、Ｂ、Ｃ，Ｄのデータ（要素）をそれぞれ格納
する為のアドレス空間と同じ大きさを必要とする。つま
り少なくとも１０００個のアドレス空間を必要とする。

然し乍ら、上述したベクトル演算の途中結果として求め
られる前記テンポラル配列Ｔ　（Ｊ（１））の数は、前
記間接アドレス・データ■によって指定される間接アク
セス・データＪ（１）の数、つまり上記間接アドレス・
データ■の数に等しい。従ってこの例では、テンポラル
配列Ｔ　（Ｊ（＋））を格納する為のアドレス空間とし
ては　１００個のアドレスがあれば十分である。

これにも拘らず、上述したように大量のアドレス空間を
準備することは、甚だ不経済なことである。ちなみにこ
の例では、テンポラル配列Ｔ　（Ｊ（１））を格納する
為に準備されたアドレス空間のｌ／ｌＯシか実際のベク
トル演算に利用しないことになる。

このような不具合は、ベクトル演算が複雑化するに従っ
て増大し、メモリ２の利用効率の低下を゛招来する。そ
してベクトル計算機のコスト・パフォーマンスの低下を
招く要因となっている。

（発明が解決しようとする問題点） 本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、３アドレス方式の計算機におい
て、複雑なベクトル演算を行なう場合であってもそのテ
ンポラル配列Ｔ　（Ｊ（＋））を格納する為のメモリ・
アドレス空間を最少限に抑え、且つそのメモリ・アドレ
ス空間を　１００％有効に利用してそのベクトル演算の
実行を可能ならしめるアドレス生成回路を提供すること
にある。

［発明のｔ１′４成コ （問題点を解決するための手段） 本発明は、メモリに対して指定する３つのアドレスにそ
れぞれ対応して、そのベース・アドレスを保持する第１
のレジスタと、アドレス間隔のデータを保持する第２の
レジスタと、順に指定される間接アクセス・データと上
記アドレス間隔のデータとの乗算値を求める乗算器と、
この乗算値を前記ベース・アドレスに加算してアドレス
・データを求める加算器とをそれぞれ備えたアドレス生
成回路において、 た乗算値を前記加算器に選択的に与えるセレクダを設け
たことを特徴とするものである。

（作用） かくしてこのように構成されたアドレス生成回路によれ
ば、テンポラル配列を生成するとき、およびその生成さ
れたテンポラル配列を利用するときには、間接アクセス
・データに基く乗算値に代えて数列発生器が順に発生す
る所定の数値系列の数値をベース・アドレスに加算して
そのアドレスを生成することにより、テンポラル配列を
格納する為のアドレス空間を上記数列発生器が発生する
所定の数値系列に合せて設定することが可能となる。

つまり演算対象となるベクトルの要素を上記間接アクセ
ス・データに基く乗算値に従って順にアクセスしてメモ
リから求め、その演算の途中結果として求められるテン
ポラル配列のデータを数列発生器が発生する所定の数値
系列に従って順にメモリに格納できる。そしてこのテン
ポラル配列のデータを数列発生器が発生する所定の数値
系列にこの結果、各ベクトルの要素の数に拘らず、その
ベクトル演算の対象となるベクトルの要素の数（演算の
数）だけテンポラル配列を格納する為のアドレス空間を
準備すれば十分となる。これ故、テンポラル配列の為の
アドレス空間を１００％有効に利用し、メモリのアドレ
ス空間を無駄なく利用したベクトル演算が可能となる。

（実施例） 以下、図面を参照して本発明の一実施例につき説明する
。

第１図は実施例に係るアドレス生成回路を用いて構成さ
れるベクトル計算機の概略構成図である。

尚、従来システムと同一部分には同一符号を付して示し
である。

このアドレス生成回路１が特徴とするところは、乗算器
７ａ、　７ｂ、　７ｃと加算器８ａ、　８ｂ、　ｔｉｃ
との間にセレクタ９ａ、　９ｂ、　９ｃを設け、加算器
８ａ、　８ｂ、　８ｃにて前記アドレス・レジスタ５ａ
、　５ｂ、　５ｃにセットされたベース・アドレスに加
算するデータとして、上記乗算器７ａ、　７ｂ、　７ｃ
からの前述した乗算値、またｉは１数列発生器１０から
発生する数値を選択するようにしたものである。

つまりセレクタ９ａ、　９ｂ、　９ｃにて前記各乗算器
７ａ。

７’ｂ、　７ｃが求めた乗算値、または数列発生器１０
が発生する数値をそれぞれ選択を選択し、これを加算る
。

ここで数列発生器１０は、所定の数値系列、例えば予め
設定された成る値（初期値）から順に１づつインクリメ
ントされる数値の系列を前記間接アクセス・データの出
力に同期して順に発生するものである。

しかしてアドレス生成回路１では、セレクタ９ａ。

９ｂ、　９ｃが乗算器７ａ、　７ｂ、　７ｃによる乗算
値を選択しているときには前述した従来回路と全く同様
に機能して、メモリ２に対する３つのアドレスを順に出
力する。これに対してセレクタ９ａ、　９ｂ、　９ｃが
数列発生器ｌＯが出力する所定の数値系列を選択してい
るときには、加算器８ａ、　８ｂ、　８ｃはその数値を
前記ベース・アドレスに加算してメモリ２に対するアド
レスを生成する。

例えば数列発生器１０が１〜１００の数値を順に発生す
るものとすれば、加算Ｈ８ａ、　８ｂ、　８ｃは前記ア
ドレス・レジスタ５ａ、　５ｂ、　５ｃにセットされた
ベース・アドレスＴに上記数値を加算したアドレスを順
に生成することになる。この結果、メモリ２はいて、例
えば前述した Ｄ　（Ｊ（Ｉ））＝　Ａ　（Ｊ（１））＋　Ｂ’（［１
））＋　Ｃ（Ｊｕｌ））１−１．２．〜，１００ なるベクトル演算を行なう場合、これをＴ　（１）　　
＝　Ａ　（Ｊ（Ｉ））　＋　Ｂ　（Ｈｌ））Ｄ　（Ｊ（
１））　−Ｔ　（Ｉ　）　　＋　Ｃ（Ｈｌ））１　＝　
１．２．〜１００ のように２回のステップに分けて次のようにして行われ
る。

即ち、第１ステツプの演算を実行するべく、アドレス・
レジスタ５ａ、　５ａにはベクトルＡ、Ｂに関するベー
ス・アドレスをそれぞれセットし、アドレス・レジスタ
５ｃにはその演算途中結果であるテンポラル配列Ｔを格
納する為のベース・アドレスをセットする。同時に増分
レジスタ６ａ、　８ｂに、上記ベクトルＡ、Ｂに関する
アドレス間隔を示すデータをそれぞれセットする。そし
てセレクタ９ａ。

９ｂには、乗算器７ａ、　７ｂの乗算値を選択するべく
制御信号を与え、セレクタ９６には数列発生器１０から
の数値を選択するべく制御信号を与える。

このような初期設定の下で前述した第１の演算チップで
あるベクトルＡ、Ｂのデータ （Ｊ（＋））　、　　Ｂ　（Ｊ（＋））の演算結果Ｔ　
（１）を求づる処理を起動すると、第２図に例示するよ
うにアドレス」（Ｉ）で指定されるデータＡ　（Ｊ（＋
））　。

Ｂ　（Ｊ（１））の演算結果Ｔ　（１）は、その間接ア
クセス・データＪ（１）とは独立に数値系列Ｉで示され
るアドレスに順に格納されることになる。

例えば１０００個の要素からなるベクトルＡ、Ｂの間接
アクセス・データＪ（１）で指定される　１００個の要
素についてベクトル演算を実行する場合、その演算途中
結果として求められる　１００個のテンポラル配列Ｔの
データは、そのデータ格納領域に数列発生器１０が出力
する所定の数値系列に従って順に格納されることになる
。

しかる後、第１の演算ステップが終了した時、今度はア
ドレス・レジスタ５ａに上記テンポラル配列Ｔを格納し
たメモリ領域のベース・アドレスをセットし、アドレス
・レジスタ５ｂ、　５ｃにはベクトルＣ，Ｄに関するベ
ース・アドレスをそれぞれセットする。そして増分レジ
スタ８ｂ、　Ｂｅに、上記ベクトルＣ，Ｄに関するアド
レス間隔を示すデータをそれぞれセットし、セレクタ９
ａには数列発生器ツブである前記テンポラル配列Ｔとベ
クトルＣの演算結果Ｄ　（Ｊ（１））を求める処理を起
動すると、第２図に例示するようにアドレスＪ（１）で
指定されるデータＣ（Ｊ（１））の読出しに同期して前
記演算途中結果Ｔ　（＋）が順に読出されてその演算結
果Ｄ　（Ｊ（１））が求められ、アドレスＪ　（＋）で
指定されるアドレスに順に格納されることになる。

この結果、 Ｄ　（Ｊｍ）−Ａ　（Ｊｍ）＋　Ｂ　（Ｊ（１））＋　
Ｃ（Ｊ（１））１−１．２．〜．１００ なる演算が行われることになる。

このように本アドレス生成回路によれば、ベクトル演算
の途中結果であるテンポラル配列を格納し、またこのテ
ンポラル配列を読出す為のアドレス・データを、その間
接アクセス・データＪ　（＋）で指定されるアドレスで
はなく、数値系列Ｉで指定され名アドレスとして順に生
成するので、テンポラル配列を格納する為のアドレス領
域を、その演算対象する各ベクトルの要素の数に拘らず
、そトル演算を実行する場合、従来にあってはテンポラ
ル配列を格納するアドレス領域を上記各ベクトルの要素
数に対応して１０００個準備する必要があっこれ故、テ
ンポラル配列を格納する為のアドレス空間必要最小限だ
け準備し、そのアドレス空間を１００％有効に、つまり
メモリ２のアドレス空間を無駄なく利用してベクトル演
算を行なうことか可能となる。

ところでこのように構成されたアドレス生成回路によれ
ば、例えば２種類以上の配列を持つベクトル・データ間
の演算を行なうことも可能となる。

例えば２つの相異なる２つの配列Ｊ、にのベクトル間の
演算を Ｃ（Ｊ（＋））−Ａ　（Ｊ（Ｉ））＋　Ｂ　（Ｋ（１）
）１＝１．２．〜．１００ として行なう場合、例えば Ｔ　（１）　　−Ｂ　（Ｋ（り） Ｃ（Ｊ（１））−Ａ　　（Ｊ（１））＋　　Ｔ　　（＋
）１−１．２．〜．１００ として２回のステップに分けてその演算を実行すれば良
い。

即ち、配列にのベクトルＢ　（Ｋ（＋））を一旦テンポ
ラ元配列Ｔ　（１）に変換し、このテンポラル配列−ｆ
可能となる。

このように本アドレス生成回路１によれば、その演算途
中結果として求められるテンポラル配列を、数列発生器
ＩＯが出力する所定系列の数値に従ってメモリ２のアド
レス空間に順に格納していくので、その間接アクセスの
数に応じたメモリ空間をテンポラル配列用として準備す
れば良い。従ってベクトル演算の対象となるベクトルの
配列およびその要素の数に拘らず、テンポラル配列を格
納する為の必要最少限のメモリ空間を準備し、そのメモ
リ空間を　１００％有効に活用して効率よくベクトル演
算を実行することが可能となる。

しかも上述したように所定の系列の数値を発生する数列
発生器１０と、ベース・アドレスに加算する為のデータ
を選択するセレクタ９ａ、　９ｂ、　９ｃとを設け、そ
の選択動作を制御するだけと云う簡単な構成によって、
そのベクトル演算の効率化、およびメモリ空間の有効利
用を図り得る等の実用上多大なる効果を奏する。故に、
３アドレス方式のベクトル計算機に適用して絶大なる効
果が奏せられる。

尚、本発明は上述した実施例に限定されるれるものでは
ない。例えば演算対象とするベクトルの数、およびその
ベクトルの要素数、更にはベクトルの配列構成は種々変
形可能なものである。そして、そのベクトルに応じて間
接アクセス用の配列を決定すれば良いものである。また
メモリ２に対する各ベクトル・データのアドレス領域の
割付けも、その仕様に応じて定めれば良いものである。

またベクトル演算のみならず、成る配列構成のスカラー
・データに対する演算にも同様に適用することができる
。要するに本発明はその要旨を逸脱しない範囲で種々変
形して実施することができる。

［発明の効果］ 以上説明したように本発明は、間接アクセス・データに
同期して成る系列の数値を発生させ、その演算過程でテ
ンポラル配列を用いる場合には、上記所定の数値系列に
従って該テンポラル配列に対するアドレスを順に生成す
るようにしたものであり、簡易な構成とその制御によっ
てテンポラル配列を格納する為のメモリ・アドレス空間
を最少限に抑え、且つそのメモリ・アドレス空間を　１
００９６有効に利用して種々の演算を効率良く実行させ
得ることを可能とする等の実用上多大なる効果を奏する
。

構成図、第２図は実施例回路による生成アドレスの概念
を示す図、第３図は従来のアドレス生成回路を用いて構
成されるベクトル計算機の概略構成図、第４図は従来回
路による生成アドレスの概念を示す図である。

１・・・アドレス生成回路、２・・・メモリ、３・・・
ベクトル演算器、４・・・間接アドレス発生器、５ａ、
　５ｂ。

５ｃ・・・アドレス・レジスタ、ｅａ、　ａｂ、　Ｂｅ
・・・増分レジスタ、７ａ、　７ｂ、　７ｃｍ乗算器、
８ａ、　８ｂ、　８ａ−・・加算器、９ａ、　９ｂ、　
９ｃ・・・加算器、１０・・・数列発生器。

出願人　工業技術院長　等々力　達 第２図 第３図

Claims (2)

【特許請求の範囲】
1. （１）メモリに対して３つのアドレスを指定し、上記メ
   モリの第１のアドレスに格納されたデータと第２のアド
   レスに格納されたデータの演算結果を第３のアドレスに
   格納する３アドレス方式の計算機において、 前記メモリに対するベース・アドレスを保持する第１の
   レジスタと、前記メモリに対するアドレス間隔のデータ
   を保持する第２のレジスタと、この第２のレジスタに保
   持されたアドレス間隔のデータと順に指定される間接ア
   クセス・データとの乗算値を求める乗算器と、数列発生
   器が発生する所定の数値系列の数値または前記乗算器が
   求めた乗算値を選択するセレクタと、このセレクタが選
   択した上記数値または乗算値を前記第１のレジスタに格
   納されたベース・アドレスに加算して前記メモリに対す
   るアドレス・データを求める加算器とを、前記３つのア
   ドレスをそれぞれ指定する第１乃至第３のオペランドに
   対してそれぞれ設けたことを特徴とするアドレス生成回
   路。
2. （２）数列発生器は、間接アクセス・データの入力に同
   期して所定値から１づつインクリメントされる数値系列
   を発生するものである特許請求の範囲第１項記載のアド
   レス生成回路。