JPS62293581A

JPS62293581A - メモリ制御方式

Info

Publication number: JPS62293581A
Application number: JP13630386A
Authority: JP
Inventors: Masayuki Ishigami; 正之石上
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1986-06-13
Filing date: 1986-06-13
Publication date: 1987-12-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明（産業上の利用分野）本発明は、プロセッサ・メモリを有する情報処理装置、
例えばＯＣＲや画像処理装置等におけるメモリ制御装置
に関する。

（従来の技術）データ処理システムにおいて、種々のデータを格納する
メモリの一定領域を処理の始めに特定の値でクリアした
いことがよくある。

二のような場合、一般にはプロセッサでメモリ格納処理
を繰り返すといった純ソフトウェア的手法によっていた
。卯ち、従来はマイクロブセッサの書き込み命令により
１アドレス毎に初期設定をすることが１１ねれいてた。

近年、マイクロプロセッサの高機能化が進むとともにそ
の高機能のマイクロプロセッサと大容量のメモリを使用
して専用データ処理装置、例えは画像処理装置等、が構
成されるようになったが、イメージ格納領域や、処理結
果を格納する種々のテーブル領域等のメモリ容量が大き
くなるに従って、前述の従来の純ソフトウェアによるメ
モリの初期設定方法ではメモリクリア処理に要する時間
が無視てきなくなってきた。

（発明が解決しようとする問題点）本発明はメモリの初期設定を高速にかつ効率よく行うよ
うにすることを目的とするものである。

（問題点を解決するための手段）上記目的を達成するために、本発明のメモリ制御方式は
、メモリ書き込みデータを保持するデータ保持手段を有
するデータ入力部と、スタートアドレスと最終アドレス
によって外部から指定された領域の各アドレスを順次発
生するアドレス生成手段と、最終アドレスを保持する最
終アドレス保持手段と、前記アドレス生成手段の出力す
るアドレス情報と前記最終アドレス保持手段の保持する
最終アドレスとを比較する比較手段と、プロセッサ等の
外部からの指令により、各部ならびにメモリ書き込みを
制御する制御手段を備えたことを特徴とする。

（作用）本発明は、上記構成によって、プロセッサ等の外部から
スタートアドレスと最終アドレスによって領域を指定す
るだけで、アドレス生成手段により順次その領域のアド
レスを指定して特定のデータを書き込んで行き、比較手
段により現在の指定アドレスと最終アドレスとを比較す
るごとによって領域の終わりを検出してアドレスの生成
ｆｔＩ？了する。従って、外部からは初期設定すべき領
域のアドレスを１アドレスずつ指定してアクセスする必
要がなく、ただスタートアドレスと最終アドレスを指定
するのみでメモリ側で自動的に必要なアドレスの発生を
してデータの書き込みを行うので、指定のメモリ領域の
設定が効率よく実行される。

（実施例）まず、第１図は本発明の一実施例のブロック図であり、
メモリ１６への書き込みデータを一時保持するデータレ
ジスタ１１、メモリ１６の所望の領域内の書き込み位置
を順次指定するアドレスカウンタ１２、アクセスするメ
モリ１６の所望の領域の最終アドレスを格納する最終ア
ドレスレジスタ１３、アドレスカウンタ１２の内容と最
終アドレスレジスタ１３の内容を比較する比較部１４、
メモリの各部を制御する制御部１５、およびメモリ１６
から構成されている。

第４図（ａ）に示すメモリにおけるスタートアドレスＳ
Ａから最終アドレスＬＡまでの斜線で示した領域に一定
値のデータＸを書き込む場合の動作について説明する。

この場合、まずデータレジスタ１１にマイクロプロセッ
サ（図示されず）からデータ線Ｉｆを介してデータＸが
設定される。次にアドレスカウンタ１２にアドレス線１
ｇを介してスタートアドレスＳ　Ａが設定され、最終ア
ドレスレジスタ１３にアドレス線１ｈを介して最終アド
レスＬＡが設定されろ。この後、マイクロプロセッサか
ら制御部１５に制御線１ｄを介して起動指令が与えられ
る。

制御部１５はメモリ１６のライトサイクルに合わせて必
要なメモリライト信号１ｂを与えるとともに、これに同
期してアドレスカウンタ１２にインクレメント信号１ａ
を供給する。また、アドレスカウンタ１２の内容は最終
アドレスレジスタ１３の内容と比較され、最終アドレス
の値を越えると制御部１５に制御線ＩＣを介して領域オ
ーバーが通知されろ。これにより制御部１５は制御線１
ｅを介してマイクロプロセッサに終了を通知し、メモリ
書き込みが終了する。なお、制御線１ｅを介してのマイ
クロプロセッサへの終了通知信号は、指定のメモリアク
セスが終了したことを知らせろ一般的なｒｅａｄｙ信号
でよい。

次に、第４図（ｂ）に示すように論理的に２次元空間と
してメモリを使い、図の斜線部に一定圃のデータＸを書
き込む場合の実施例について説明する。第４図（ｂ）の
論理空間は実メモリ空間上では同図（Ｃ）に示すように
一定間隔ｍずつ離れたメモリアドレスとなる。

第２図はこの実施例の構成を示すブロック図である。メ
モリ２６への書き込みデータを一時保持するデータレジ
スタ２１、アドレス情報を保持するアドレスレジスタ２
２、アクセスするメモリ２６の所望の領域の最終アドレ
スを保持する最終アドレスレジスタ２３、アドレスレジ
スタ２２の内容と最終アドレスレジスタ１３の内容を比
較する比較部２４、メモリおよび各部の制御を行う制御
部２５、変位アドレス値ｍを保持する変位レジスタ２７
、アドレスレジスタ２２の保持するアドレス値に変位レ
ジスタ２７の保持する変位アドレス値を加算する加算器
２８、およびアドレスレジスタ２２に設定するアドレス
を選択するアドレス選択器２９から構成されている。

この第２図の実施例の動作を説明する。第１図の実施例
と同様にデータレジスタ２１にデータＸが設定される。

次にスタートアドレスｌ（がアドレス線２ｇを介し、ア
ドレス選択器２９をへてアドレスレジスタ２２に設定さ
れ、最終アドレスｍ（ｎ−１）＋ｋがアドレス線２ｈを
介し最終アドレスレジスタ２３に設定される。更に変位
アドレス値ｍがアドレス線２１を介して変位レジスタ２
７に設定される。この後、マイクロプロセッサからの起
動指令が制御部２５に制御線２ｄを介して与えられろと
、制御部２５は第１図の場合と同様にメモリライト信号
２ｂをメモリ２６へ供給し、アドレスレジスタ人力制御
信号２Ｃをアドレスレジスタ２２へ供給し、またアドレ
スレジスタ２２へ人力するアドレスを選択するアドレス
選択信号２ａをアドレス選択器２９へ供給する。加算器
２８ではメモリへの書き込みに同期して、その書き込み
のアドレス指定値に変位アドレス（直を加算してアドレ
ス選択器２９に供給する。アドレス選択器２９は制御部
２５からのアドレス選択信号２ａの制御のもとに最初は
スタートアドレス値を選択し、それ以後は加算器２８の
出力を選択してアドレスレジスタへ供給する。このよう
にアドレス情報はメモリ書き込みと同期して加算器２８
により変位レジスタ２７の内容が加算されていくので、
指定領域内にデータＸが一定間隔ｍで効率的に書き込む
ことができる。領域の最終アドレスの検出は第１図の場
合と同様に比較器２３て行われる。

第３図は更に他の実施例を示すもので、第１図および第
２図の実施例のデータレジスタ１１，２１を、その内容
が一定の１ｌＩＩｄで順次増加するように構成したもの
である。データ入力部以外の構成は第１図あるいは第２
図の実施例と同しであるのでその部分は図には省略され
ている。

本実施例のデータ入力部は、メモリ３６へ書き込むデー
タを保持する第１データレジスタ３１と、増加値ｄを保
持する第２データレジスタ３２と、第ルジスタ３１の出
力に第２データレジスタ３２の出力する増加値ｄを加算
する第２加算器３３と、第１データレジスタに設定する
データを選択するデータ選択器３４とからなっている。

領域のスタートアドレスにはマイクロプロセッサから信
号線３ｆを介して受は取った初朋値Ｘを書き込み、それ
以後のアドレスには順次第２加算器３３により加算され
た値（ｘ、ｘ＋ｄ、ｘ＋２ｄ、・・・・）が書き込まれ
る。制御部からの信号線３ａは第１データレジスタ３２
へのデータ入力を制御するためのものである。

このように、データ入力部を第３図のように構成するご
とにより所望の領域に一定値ずつ増加するデータを効率
的に初期設定することができる。

（効　果）以上に詳述したように、本発明によれば、外部からは初
期設定すべき領域のアドレスを１アドレスずつ指定して
アクセスする必要がなく、ただスタートアドレスと最終
アドレスを指定するのみでメモリ側で自動的に必要なア
ドレスの発生をしてデータの書き込みを行うので、指定
のメモリ領域の設定が効率よく実行される。

従って、本発明によれば大容量のメモリを備えた各種デ
ータ処理装置の初期設定の高速化をはかることができる
。

【図面の簡単な説明】

第１図は特定のデータをメモリの連続した領域に書き込
む本発明の一実施例のブロック図、第２図は特定データ
を指定されたメモリ内の一定間隔をおいて存在する領域
からなる領域に書き込む本発明の他の実施例のブロック
図、第３図は一定値で増加するデータを書き込む更に他
の実施例のブロック図、第４図は本発明の詳細な説明す
るための図で、（ａ）は初期設定する領域のアドレスが
連続するメモリ空間を示し、（ｂ）は領域が論理２次元
メモリ上で連続するメモリ空間を示し、（Ｃ）は（ｂ）
の実メモリ空間を示す図である。１１．２１．３１・・・データレジスタ（第１データレ
ジスタ）、１２・・・アドレスカウンタ、１３゜２３・
・・最終アドレスレジスタ、１４．２４・・・比較部、
１５．２５・・・制御部、１６．２６・・・メモリ、２
７・・・変位レジスタ、２８・・・加算器、２９・・・
アドレス選択器、３３・・・第２加算器、３４・・・デ
ータ選択器。特許出願人　　株式会社　リ　コー第１図第３図第４図（ｃ）

Claims

【特許請求の範囲】

（１）メモリ書き込みデータを保持するデータ保持手段
を有するデータ入力部と、スタートアドレスと最終アドレスによって外部から指定
された領域の各アドレスを順次発生するアドレス生成手
段と、最終アドレスを保持する最終アドレス保持手段と、前記アドレス生成手段の出力するアドレス情報と前記最
終アドレス保持手段の保持する最終アドレスとを比較す
る比較手段と、プロセッサ等の外部からの指令により、各部ならびにメ
モリ書き込みを制御する制御手段とを備えたことを特徴
とするメモリ制御方式。
（２）前記アドレス生成手段が、メモリアクセスごとに
インクリメントされるカウンタにより構成され、外部か
らの指令により特定のデータをメモリの連続した領域に
効率よく書き込むことを特徴とする特許請求の範囲第（
１）項記載のメモリ制御方式。
（３）前記アドレス生成手段が、アドレス情報を保持する手段と、変位アドレスを保持する変位アドレス保持手段と、前記アドレス情報を保持する手段に保持されたアドレス
情報と変位アドレス保持手段に保持された変位アドレス
を加算して新たなアドレスを生成する加算手段と、加算手段の加算結果か外部からのスタートアドレス情報
を選択的に前記アドレス保持手段に与える選択手段とを備え、外部からの指令により、特定データを指定され
た領域内に一定間隔で効率よく書き込むことを特徴とす
る特許請求の範囲第（１）項記載のメモリ制御方式。
（４）前記データ入力部が、一定値を保持する第２のデータ保持手段と、前記メモリ
書き込みデータを保持するデータ保持手段（第１のデー
タ保持手段）の内容と前記第２のデータ保持手段に保持
された前記一定値とを加算する加算手段と、外部からの初期値データと前記加算結果とを選択的に第
１のデータ保持手段に与えるデータ選択手段とを備え、指定された領域内の各アドレスに前記一定値で
増加するデータを順次書き込むことを特徴とする特許請
求の範囲第（１）記載のメモリ制御方式。