JPS62293363A - キヤツシユ・メモリ− - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は複数個のプロセッサを搭載するマルチ・プロセ
ッサ・システムにおいて、高いヒツト率を得ることを目
的とした２ポート・ラムを使用するキャッシュ・メモリ
ーに関するものである。

従来の技術 近年、コンピュータ・システムの設計においては、特に
そのアーキテクチャがますまず重要視されている。

例えば、プロセッサがメモリーに高速にアクセスできれ
ばコンピュータ・システムの平均実行速度は向上するの
で、メモリーへの高速アクセス技法は重要である。その
１技法に階層記憶方法がある。その方法は、プロセッサ
と低速大容量の安価な素子を用いる主記憶との間に高速
小容量（一般に高価な）のメモリー（以下、キャッシュ
・メモリーと称する）を設けることでメモリーの階層化
を行い価格対性能比を向上させるものである。このキャ
ッシュ・メモリーは主記憶のデータの一部を動的に複写
できる構成になっている。それにより、プロセッサは必
要なデータがキャッシュ・メモリー中にあるときには主
記憶からデータを続出す代りにキャッシュ・メモリーか
ら高速にデータを読出すことができるわけである。この
ような手法はミニコンや大型のコンピュータで用いられ
ており、最近ではマイクロプロセッサの高性能化に伴い
ワークステーションと呼ばれるコンピュータ分野でも盛
んに利用されようとしている。特にマルチプロセッサ・
システムの場合には利用価値が高いと期待されている。

以下図面を参照しながら、上述した従来のキャッシュ・
メモリーの一例について説明する。

第３図は従来のキャッシュ・メモリーを搭載したデュア
ル・プロセッサ・システムの構成を示すものである。第
３図において、３１は第１のプロセッサである。３２は
第１のタグ記憶部であり、アドレス値を記憶する。３３
は第１の比較部であり、３２に記憶されたアドレス値と
３１の第１のプロセッサからのアドレス値とを比較する
。３４は第１のデータ記憶部であり、３２に記憶された
アドレス値に対応するデータを記憶する。３５は第２の
プロセッサである。３６は第２のタグ記憶部であり、ア
ドレス値を記憶する。３７は第２の比較部であり、３６
に記憶されたアドレス値と３５の第２のプロセッサから
のアドレス値とを比較する。３８は第２のデータ記憶部
であり、３６に記憶されたアドレス値に対応するデータ
を記憶する。

３９は主記憶であり、３１の第１のプロセッサと３５の
第２のプロセッサにより参照可能である。

以上のように構成されたキャッシュ・メモリーについて
、以下その動作について説明する。

まず、システム起動時には、３２の第１のタグ記憶部と
３４の第１のデータ記憶部の対および３６の第２のタグ
記憶部と３８の第２のデータ記憶部の対はリセット状態
にある。リセット状態とは有効なアドレス値及びデータ
値が記憶されていない状態である。

３２の第１のタグ記憶部は３１のアドレスの下位部（以
下、インデックスと呼ぶ）で参照されて、３１のアドレ
スの」二値部（以下、タグと呼ぶ）を記憶する。また、
３４のデータ記憶部は３１のインデックスで参照されて
、３１のアドレスの内容を記憶する。つまり、３２と３
４とで、主記憶のあるアドレスとその内容を対として記
憶する。同様に、３６の第２のタグ記憶部は３５のイン
デックスで参照されて、３５のタグを記憶する。また、
３８のデータ記憶部は３５のインデックスで参照されて
、３５のアドレスの内容を記憶する。つまり、３６と３
８とで、主記憶のあるアドレスとその内容を対として記
憶する。

いま、３１のプロセッサが外部データを読出す場合につ
いてその動作を説明する。３２は３１のインデックスを
用いて以前に記憶したタグを３３に人力する。このとき
同時に３１のタグも３３に入力される。３３は両タグを
比較する。もし両タグが一致していれば（以下、キャッ
シュ・ヒントと呼ぶ）、３１のアドレスに対するデータ
が３４に記憶されていることになるので、３３は３４に
そのデータの出力要求を出す、この要求信号と３１のイ
ンデックスとから３４が出力するデータを３１は取り込
む。しかし、両タグが一致していなければ（以下、キャ
ッシュ・ミスと呼ぶ）、３３は３４にデータの出力要求
を出さない。このときは、３１は３９の主記憶からデー
タを取り込む。

また、３２はタグを記憶しなおすとともに３４は３９か
らのデータを記憶する。

同様に、３５のプロセッサが外部データを読出す場合に
ついてその動作を説明する。３６は３５のインデックス
を用いて以前に記憶したタグを３７に入力する。このと
き同時に３５のタグも３７に入力される。３７は両タグ
を比較する。キャッシュ・ヒツトの時には、３５のアド
レスに対するデータが３８に記憶されていることになる
ので、３７は３８にそのデータの出力要求を出す。この
要求信号と３５のインデックスとから３８が出力するデ
ータを３５は取り込む。しかし、キャッシュ・ミスのと
きは、３３は３４にデータの出力要求を出さない。この
ときは、３５は３９の主記憶からデータを取り込む。ま
た、３６はタグを記憶しなおすとともに３８は３９から
のデータを記憶する。

そして、３１のプロセッサが外部にデータを書き込む場
合についてその動作を説明する。キャッシュ・ヒツトの
ときは、３４のデータと３９のデータを同時に書き換え
る。キャッシュ・ミスのときは、３９のデータのみを書
き換える。同様に、３５のプロセッサが外部にデータを
書き込む場合についてその動作を説明する。キャッシュ
・ヒントのときは、３８のデータと３９のデータを同時
に書き換える。キャッシュ・ミスのときは、３９のデー
タのみを書き換える。

３９ば３１と３５のプロセッサの読出し・書込み要求を
調停する。

発明が解決しようとする問題点 しかしながら上記のような構成では、２個のプロセッサ
が別々のタグ記憶部とデータ記憶部を参照する構成にな
っているので、高価なメモリーを有効に活用できないと
いう問題点とメモリーの部品点数が増えるという問題点
とを有していた。

本発明は上記問題点に鑑み、高価な高速メモリーを有効
に活用しキャッシュ・ヒツト率を向上させてシステムの
平均実行速度を速くするとともに、実装上キャッシュ・
メモリーの部品点数を削減することを目的としたキャッ
シュ・メモリーを提供するものである。

問題点を解決するための手段 上記問題点を解決するために本発明のキャッシュ・メモ
リーは、アドレス値を記憶するタグ記憶部とデータを記
憶するデータ記憶部とに２ポート・ラムを用いて、各ポ
ートに対して別々な比較部を用意し、２個のプロセッサ
がメモリーを共有できるという構成を備えたものである
。

作用 本発明は上記した構成によって、第１のプロセッサはタ
グ記憶部の第１ポートと第１比較部とデータ記憶部の第
１ポートとで構成される部分キャッシュ・メモリーを使
用し、第２のプロセッサはタグ記憶部の第２ポートと第
２比較部とデータ記憶部の第２ポートとで構成される部
分キャッシュ・メモリーを使用することができる。した
がって、２個のプロセッサが同一のタグ記憶部と同一の
データ記憶部を共有することができ、更に２個のプロセ
ッサは独立に上記タグ記憶部とデータ記憶部にアクセス
できる。その結果、キャッシュ・メモリーへの実効アク
セス時間の増加を引き起さないし、プロセッサあたりの
キャッシュ・メモリー容量が同一の場合にはキャッシュ
・ヒント率を従来例に比べて高くできるし、高速でかつ
メモリーの有効利用が図れるし、また、同性能のキャッ
シュ・メモリーを構成する部品点数を削減できることと
なる。

実施例 以下本発明の一実施例のキャッシュ・メモリーについて
、図面を参照しながら説明する。

第１図は本発明の第１の一実施例におけるキャッシュ・
メモリーの構成を示すものである。第１図において、１
１は第１のプロセッサであり、１２は第２のプロセッサ
である。１３は２ポート・ラムを用いる第１記憶部であ
る。１４は第１比較部であり、１５は第２比較部である
。１６は２ポート・ラムを用いる第２記憶部である。１
７は主記憶である。

以上のように構成されたキャッシュ、・メモリーについ
て、以下第１図を用いてその動作を説明する。

まず、１３の第１記憶部と１６の第２記憶部はシステム
起動部にはりセット状態にある。１３は１工の第１プロ
セツサあるいは１２の第２プロセツサのタグを記憶する
。１１が１３とアクセスするときには１３の第１ポート
を利用する。また１２が１３とアクセスするときには１
３の第２ポートを利用する。これにより、１１と１２の
両プロセッサが同時に同一インデフクスに対してアクセ
スするときを除けば、２個のプロセッサは独立に１３に
アクセスできることになる。１４は第１の比較部であり
、１３の第１ポートの出力値（既に記憶されたタグ）と
１１のプロセッサのタグとを入力として、その値の一致
・不一致の結果を出力する。

この出力は１６の第２記憶部の第１ポートの９１ｉｌｌ
′ａ用の入力となる。同様に、１５は第２の比較部であ
り、Ｉ３の第２ポートの出力値（既に記憶されたタグ）
と１２のプロセッサのタグとを入力として、その値の一
致・不一致の結果を出力する。この出力は１６の第２記
憶部の第２ポートの制御用の入力となる。

いま、１１のプロセッサが読出しをしているとする。こ
のとき、１３と１６は１１のインデックスで参照される
。１４の比較結果が一致すれば１６にデータの出力を要
求して、１１は１６の第１ポートからデータを得る。１
４の比較結果が不一致ならば、１６にデータの出力を停
止させ、１１は１７の主記憶からデータを得る。１２の
プロセッサが読出しをしているときも、同様に、１３と
１６は１２のインデックスで参照される。１５の比較結
果が一致すれば１６にデータの出力を要求して、１２は
１６の第２ポートからデータを得る。１５の比較結果が
不一致ならば、１６にデータの出力を停止させ、１１は
１７の主記憶からデータを得る。

以上のように本−実施例によれば、第１のプロセッサと
、第２のプロセッサと、上記第１のプロセッサを第１ポ
ートに接続しかつ上記第２のプロセッサを第２ポートに
接続した２ポート・ラムで構成される第１記憶部と、上
記第１記憶部の第１出力と上記第１プロセツサの出力と
を比較する第１比較部と、上記第１記憶部の第２出力と
上記第２プロセツサの出力とを比較する第２比較部と、
上記第１のプロセッサを上記第１比較部で制御される第
１ポートに接続しかつ上記第２のプロセッサを上記第２
比較部で制御される第２ポートに接続した２ポート・ラ
ムで構成される第２記憶部とを設けることにより、２個
のプロセッサにキャッシュ・メモリーを共有させること
ができる。その結果、同一のキャッシュ容量で高いヒン
ト率を得ることができる上、メモリー競合によるアクセ
スの低下を防止することができる。

以下本発明の第２の一実施例について図面を参照しなが
ら説明する。

第２図は本発明の第２の一実施例を示す複数セットのキ
ャッシュ・メモリーの構成図である。同図において、２
０２の第１１記憶部と２０３の第１１比較部と２０４の
第１２比較部と２０５の第１２記憶部とで第１の実施例
のキャッシュ・メモリーを構成する。また、２１２の第
２１記憶部と２１３の第２１比較部と２１４の第２２比
較部と２１５の第２２記憶部とでもう１組の第１図の実
施例のキャッシュ・メモリーを構成する。つまり、第１
図の実施例のキャッシュ・メモリーを複数個組み合した
構成になっている。

以上のように構成されたキャッシュ・メモリーについて
、以下その動作を説明する。

第２図中の２組のキャッシュ・メモリーは各々第１図の
キャッシュ・メモリーと同様の動作をする。

以上のように、第１の一実施例のキャッシュ・メモリー
を２組設けることにより、キャッシュ・メモリーの記憶
容量を柔軟に拡張できるという効果がある。

発明の効果 以上のように本発明は、アドレスを記憶する２ポート・
ラムを用いた第１の記憶部と、第１の記憶部の各ポート
に別々に設けた比較部と、データを記憶する２ポート・
ラムを用いた第２の記憶部とを設けることにより、２個
のプロセッサが同一のキャッシュ・メモリーを共有する
ことができる。

その結果、メモリーの有効利用、キャッシュ・ヒント率
の向上、部品点数の削減などを行うことができる。

【図面の簡単な説明】

第１図は本発明の第１の一実施例におけるキャッシュ・
メモリーの構成図、第２図は、本発明の第２の一実施例
におけるキャッシュ・メモリーの構成図、第３図は従来
のキャッシュ・メモリーの構成図である。 １１・・・・・・第１のプロセッサ、１２・・・・・・
第２のプロセッサ、１３・・・・・・第１記憶部、１４
・・・・・・第１比較部、１５・・・・・・第２比較部
、１６・・・・・・第２記憶部、２０１・・・・・・第
１のプロセッサ、２０２・・・・・・第１１記憶部、２
０３・・・・・・第１１比較部、２０４・・・・・・第
１２比較部、２０５・・・・・・第１２記憶部、２１１
・・・・・・第２のプロセッサ、２１２・・・・・・第
２１記憶部、２１３・・・・・・第２１比較部、２１４
・・・・・・第２２比較部、２１５・・・・・・第２２
記憶部、２１０・・・・・・主記憶、３１・・・・・・
第１のプロセッサ、３２・・・・・・第１タグ記憶部、
３３・・・・・・第１比較部、３４・・・・・・第１デ
ータ記憶部、３５・・・・・・第２のプロセッサ、３６
・・・・・・第２タグ記せ部、３７・・・・・・第２比
較部、３８・・・・・・第２データ記憶部。 代理人の氏名　弁理士　中尾敏男　はか１名第１図 第３図

Claims (1)

【特許請求の範囲】
1. 第１のプロセッサと、第２のプロセッサと、上記第１の
   プロセッサを第１ポートに接続しかつ上記第２のプロセ
   ッサを第２ポートに接続した２ポート・ラムで構成され
   る第１記憶部と、上記第１記憶部の第１出力と上記第１
   プロセッサの出力とを比較する第１比較部と、上記第１
   記憶部の第２出力と上記第２プロセッサの出力とを比較
   する第２比較部と、上記第１のプロセッサを上記第１比
   較部で制御される第１ポートに接続しかつ上記第２のプ
   ロセッサを上記第２比較部で制御される第２ポートに接
   続した２ポート・ラムで構成される第２記憶部とを備え
   たことを特徴とするキャッシュ・メモリー。