JPS62289968A

JPS62289968A - Ｐｃｍ信号再生装置

Info

Publication number: JPS62289968A
Application number: JP13185486A
Authority: JP
Inventors: Masahiro Ito; 雅博伊藤; Hiroo Okamoto; 宏夫岡本; Hiroyuki Kimura; 寛之木村; Takaharu Noguchi; 敬治野口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-06-09
Filing date: 1986-06-09
Publication date: 1987-12-16
Anticipated expiration: 2012-02-26
Also published as: JP2585536B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明〔産業上の利用分野〕本発明はＰＣＭ録音機等のＰＣＭ信号の再生装置に係り
、特に可変速再生等特殊再生時に用いて好適なディジタ
ル信号処理回路に関する。

〔従来の技術〕

従来の装置は、電子通信学会技術研究報告Ｖｏｌ。

８２Ｎα１９０ＥＡ８２−４６の第１項から第８項に論
じられているように、高速ランダムアクセスや２００倍
速再生によるサーチ機能等高速による特殊再生の対応が
なされたシステムとなっているが、高速ランダムアクセ
スを行なうための制御コード検出に好適な手段や検出回
路等具体的な配慮がなされていなかった。

〔発明が解決しようとする問題点〕

上記従来技術は高速ランダムアクセス時の信号検出手段
について具体的な配慮がなされておらず、テープを高速
に走行させたときにアクセスに必要な制御信号が検出で
きず、アクセス動作が正常に行なえないあるいは時間が
かかるといった問題があった。

本発明の目的は、上記ランダムアクセス時に通常再生時
よりもアクセス用の制御信号をより検出しやすくし、ア
クセス動作を安定にかつ早く行なうことができるＰＣＭ
信号再生装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、高速再生時に外部から制御信号を作用させ
、同期信号およびアドレス信号の検出の際に同期信号の
検出窓およびエリア信号による制限を排除し、全領域で
同期信号、アドレス信号を検出するとともに検出条件を
緩和することにより、記録時に付加された同期信号、ア
ドレス信号を検出しやすくし、アクセス用制御信号の検
出能力を高めることにより、達成される。

〔作用〕

高速アクセス時に同期信号およびアドレス信号の検出条
件を緩和することにより、同期信号およびアドレス信号
の誤検出も多くなるが、音出しを伴わず、記録時に複数
ブロックにわたって同一信号として付加されたアクセス
用制御信号を検出することを目的とする場合、特に問題
とならずむしろ制御信号の検出確立が高まることによる
効果の方が大きく、より安定なアクセス動作を可能とす
る。

〔実施例〕

以下、本発明の一実施例を第１図および第２図により説
明する。第１図は回転ヘッドを用いたＰＣＭ再生装置の
回路ブロック図であり、第２図は記録時に生成されるデ
ータ信号の構成を示した記録信号フォーマットである。

第２図において、２は記録テープであり、２４は回転ヘ
ッドがテープに接触する９０ａの間に記録される１トラ
ツクの、　４゜信号構成を示したトラックフォーマット図である。

この１トラツクの構成は、（ａ）に図示したように記録
する信号をＰＣＭ領域とサブコード領域（ＳＵＢ−１，
５ＵＢ−２）とに分割し、トラッキングサーボのための
信号ＡＴＦＩ、ＡＴＦ２とからなる。さらにＰＣＭ領域
は１２８個のブロック、５ＵＢＩ、５ＵＢ２はそれぞれ
８個のブロックからなる。１ブロツクの構成は（ｂ）で
示したように同期信号Ｓ１ワード、制御情報用のコード
ＩＤＩワード、ブロックアドレスＢＡＩワード、パリテ
ィコードＰ１ワードとデータｗ０〜ｗ３□　３２ワード
の全部で３６ワードからなる。ここでＩＤコードはサン
プリング周波数や量子化ビット数、テープ速度等、記録
時のモードを再生時に再現するために設けられた制御情
報コードである。ブロックアドレスＢＡは各ブロックに
それぞれ割り当てられたアドレス信号であり、ＰＣＭ領
域では、６０〜７Ｆ”、５ＵＢＩ領域では“８０〜８７
”、５ＵＢ２領域では“８８〜８Ｆ”のように割当て、
最上位のビットは“０”でＰＣＭ領域、“１”でサブコ
ード領域となる。また、パリティコードＰは前記したＩ
Ｄ、ＢＡの２ワードの各ビットをそれぞれ法２の加算を
行なうことにより生成する単純パリティコードである。

データＷ。−ｗ３□は記録時に入力されたＰＣＭ信号ま
たは誤り訂正用の符号から構成されている。このように
記録された信号を再生する本実施例の構成および動作を
次に説明する。

第１図１は磁気ヘッドが取付けられた回転シリンダ、２
は磁気テープ、２２は再生アンプ、２１は回転系、テー
プ速行系およびトラッキング用のサーボ回路、１０は再
生系の各回路を動作させるのに必要なタイミングを生成
する回路、２３は発振器である。磁気テープから読み出
された再生信号は、同期回路３において同期信号の検出
および欠落時の保護等によってワード単位の同期をとる
とともに、復調回路４により復調する。この復調データ
から記録時に付加したパリティをパリティチェック回路
５でチェックし、アドレスラッチ回路６およびＩＤコー
ドラッチ回路７でブロックアドレスとＩＤコードとをラ
ッチする。ラッチしたＩＤコードはさらにＩＤコード検
出回路８でその信頼性をチェックし、現在の再生モード
たとえばサンプリング周波数やテープ速度等のモードを
判別して、必要タイミングを変化させる。

また、パリティチェックの結果は検出した同期信号およ
び、ブロックアドレスの信頼性を評価する１要因として
、同期信号の検出保護に用いるとともにアドレス回路９
におけるブロックアドレス検出保護の際の１条件とする
。さらに取り込んだブロックアドレス（ＢＡＤＲ）は後
述する誤り検出訂正処理用のメモリーアクセスアドレス
（ＣＩＡＤＲ）と大小比較することにより、アドレスの
誤検出によってメモリー上訂正後のデータを書き換える
ことのない様制御する。またデータの先頭時がドロップ
アウト等により欠落した場合には誤り検出訂正処理にお
ける誤検出、誤訂正の発生確率を抑えるためにメモリー
に書き込むデータをセットする（Ｐ　ＲＳ　Ｅ　Ｔ出力
）このようにアドレス回路９で検出保護したブロックア
ドレスを再生ア、　７　。

ドレス生成回路１７でメモリーに書き込むアドレスを生
成し、復調データとともにインターフェース１１．１６
を介してメモリー１２（たとえばＲＡＭ）に書き込む。

メモリーに書き込まれたデータは次に訂正アドレス生成
回路１８によって読み出され、訂正回路１３で誤りの検
出訂正および補間を行なって再びメモリーに書き込み、
出力アドレス生成回路１９によって訂正後のデータを読
み出してＤ／Ａ変換回路１４によりアナログ信号に変換
して出力する。

本発明の特徴はランダムアクセス等、音出しを必要とし
ない中、高速再生時において、同期信号検出保護および
ブロックアドレス信号の検出保護処理を第１図の制御信
号ＡＣＯ，ＡＣＩにより通常再生時と切り換えて上記信
号を検出しやすくすることにより、安定かつ高速なアク
セス動作を行なうものである。

以下制御信号ＡＣＯ，ＡＣＩによる動作を順を追って詳
細に説明する。

制御信号ＡＣＯは同期信号の検出保護回路に作、　８　
。

用し、高速ランダムアクセス時に動作する信号である。

第３図に本発明による同期回路の一実施例を示す。図中
、第１図と同一符号は同一機能を有する同一内容である
。同期回路は図中３１〜３９で構成され、３１は再生信
号から同期パターンを検出する同期信号検出回路、３５
は、同期信号の検出、保護のために各種フラグを生成、
処理し、各種カウンター３３，３４，３６．３８を同期
、補正するフラグ処理回路、３２は再生クロックにより
検出した同期信号を内部クリスタルによるマスタークロ
ックＭＣＫに同期させるための同期化回路、３３は再生
クロックにより１ワード、たとえば１０ビツトごとに分
周するビットカウンター、３４は再生信号からワード単
位で抽出されたデータ数をカウントするワードカウンタ
、３６は同期信号の検出窓および各種タイミングクロッ
クを生成するための窓カウンタ、３７は前記タイミング
クロック生成のためのデコーダ回路、３８は同期信号検
出サイクルを保護するために１ブロツク、たとえば３６
０ビツトごとに分周してカウントするカウンター、３９
は保護されたクロックＰＣＫ生成のためのデコーダ回路
である。また図中４１は再生されるシリアル信号をパラ
レル信号に変換する変換回路、４２は再生信号をワード
単位で取り込むラッチ回路、４３は復調回路、４５は復
調されたデータをラッチするラッチ回路、４４は復調時
に所定のデータ以外の信号をエラーとして検出する復調
エラー検出回路である。同期信号検出回路３１により、
再生信号から検出された同期信号ＤＳＹＮＣは、フラグ
処理回路３５によって所定のタイミングで生成される検
出窓とのタイミング比較を行ない、検出窓内で検出され
た信号をＢＳＹＮＣ信号として再生クロックにより動作
するビットカウンタ３３およびワードカウンタ３４にワ
ード同期をかける。

このＢＳＹＮＣ信号は再生クロックに同期しており、こ
れをさらに同期化回路３２により内部クリスタルによる
マスタークロックＭＣＫに同期化させた信号Ｃ３ＹＮＣ
を生成する。このＣ３ＹＮＣ信号によりマスタークロッ
クＭＣＫによって動作する窓カウンタ３６および保護カ
ウンタ３８を所定値にセットする。（ＳＥＴ、、５ＥＴ
Ｘ、ＳＥＴ、信号）またフラグ処理回路はたとえば復調
時のエラーフラグ（ＥＦ倍信号、記録時に付加されてい
るパリティコードのチェック結果であるパリティフラグ
（ＰＦ倍信号、検出したブロックアドレス値が第１図で
示した誤り訂正処理を施すためにメモリーをアクセスす
るアドレスに先行した適当な値であるかどうかの比較結
果であるアドレスフラグ（ＡＤＲＦ信号）等の判別信号
により検出されたＢＳＹＮＣ信号が正しいものであるか
誤検出によるものかどうかを判別して、正しい時のみ再
度カウンタ３６，３Ｂを所定の値にセットする（Ｓ　Ｅ
　Ｔ、信号）。

このように検出同期信号ＤＳＹＮＣを基準に補正される
窓カウンタ３６をデコーダ回路３７によりデコードして
第２図で示したＩＤコード、ブロックアドレスＢＡＤＲ
のラッチクロックＩＤＣＫ。

ＡＤＲＣＫを生成し、かつパリティのチェック用、１１
　。

クロックＣＨＣＫを所定のタイミングで生成するととも
に前述した検出窓を開く信号ＷＤｏ、閉じる信号ＷＤ、
および検出窓内でＤＳＹＮＣ信号が検出されなかった場
合のＮ５ＹＮＣ信号をデコードして生成する。この窓カ
ウンタは第２図でも示したように１ブロツク３６０ビツ
トからなる周期でＤＳＹＮＣが検出される場合、分周を
３６０以上、たとえば最大３７０で分周させるようにし
、検出窓は±３ビットの長さを持ちかつ正常時にはその
中央でＤＳＹＮＣを検出するようにするためＷＤｏ信号
は窓カウンタの“３５７′″の位置をデコードして生成
し、ＷＤ工は”　３６３”をデコードして生成する。本
来ＢＳＹＮＣは“３６０　”の位置で検出され、同期化
回路においてＣ３ＹＮＣはさらに１クロツク遅れるため
ＳＥＴ、信号により“２″をロードするとともに検出窓
を閉じる。

またＢＳＹＮＣが検出されないときは、窓カウンタはＳ
ＥＴ工信分信号らず、カウントを続けるため”　３６４
　”に達したとき、ＷＤ１信号が生成され、検出窓は閉
じるとともに、さらにたとえば、１２゜Ｌ１３６７”に達したとき、Ｎ５ＹＮＣ信号を発生させ
、窓カウンタは“８″をロードすることにより３６０分
周を保つようにする。また保護カウンタは定常的に１ブ
ロツクの長さである３６０分周を保つようにし、かつフ
ラグ処理によって信頼できる検出同期信号を判別して補
正をかける（ＳＥＴ、、ＳＥＴ、、５ＥＴ３）。さらに
この保護カウンタからデコードすることにより、１ブロ
ツクの周期およびそのタイミングが保護されたクロック
ＰＣＫを生成する。

第４図は第３図に示したフラグ処理回路の具体的な構成
例である。図中、第３図と同一信号名は同一機能を有す
る同一信号を表わす。また３５２は前述した検出窓の生
成回路、３５７はＤＳＹＮＣが検出窓内に存在するかど
うかを検出するＡＮＤゲート、３５３は再生データの先
頭時を識別する第１の先頭フラグ（Ｆ　１　フラグと略
記する）生成回路、３５４は第２の先頭フラグ（Ｆ２　
フラグと略記する）生成回路、３５５はＢＳＹＮＣを検
出した状態を識別するフラグ（Ａエフラグと略記する）
の生成回路、３５６はＢＳＹＮＣが検出されないとき、
すなわちＮ５ＹＮＣ信号を検出した状態を識別するフラ
グ（Ａ２　フラグと略記）の生成回路、３５１は前記Ｆ
工ｇ　Ｆ２１　Ａｉ、　Ａ２フラグおよびＰＦ、ＥＦ、
ＡＤＲＦ信号の状態とｃｓｙＮＣおよびＷＤ、、ＷＤ、
信号の有無により窓カウンタおよび保護カウンタのセッ
ト方法（ＳＥＴ。

〜５ＥＴ３）を選択するとともに次ブロックでの同期信
号検出保護の処理方法を決めるために各種フラグをセッ
トまたはリセットするコントロール回路である。

このコントロール回路の処理アルゴリズムの一例を第５
図のフローチャートで示した。まず最初にコントロール
回路は第４図の入力端子３５Ｄに示したように、たとえ
ば再生データが入力されるべき領域を表わすエリア信号
の先頭を示すＳＴＰ信号により、各フラグを初期状態に
イニシャライズする。たとえばＦ０フラグ＝オン、Ｆ２
フラグ＝オン、Ａよフラグ＝オフ、Ａ２フラグ＝オフ、
検出窓＝オンとする。さらにＦｌ　フラグによって先頭
の第１番めの同期信号を検出する条件アルゴリズムと、
第２番め以降の検出アルゴリズムを切り換える。すなわ
ち、第１番めの同期検出の際は最初のＢＳＹＮＣにより
保護カウンタを１回だけセットしくＳＥＴ、）、パリテ
ィチェック（ＰＦ）、アドレスチェック（ＡＤＲＦフラ
グ）、復調エラーチェック（Ｅ　Ｆ）の全ての条件を満
たすとき検出窓およびＦｌ　フラグをオフとするととも
に保護カウンタを再度セットする（ＳＥＴ２）。第２番
め以降の同期信号検出保護の処理は、Ａ２　フラグによ
り２回連続してＢＳＹＮＣが検出された時には十分信頼
できる同期信号として保護カウンタをセットする（ＳＥ
Ｔ、）。また、２回連続してＢＳＹＮＣが検出されない
ときは検出窓を開くタイミングが本来ＤＳＹＮＣが発生
する所定のタイミングからずれている可能性があるため
、検出窓を閉じずに、次にＤＳＹＮＣが発生するまで窓
を開けたままにする。

以上の処理により通常の再生時は、データの先頭での同
期信号検出保護を正確に行ない、かつ先頭データが欠落
した場合にも素早く同期信号の引き込み及び同期を行な
うことができる。また前述した検出窓の開時間内では同
期信号が検出できないある一定の速度を超える倍速再生
あるいはランダムアクセス時には制御信号ＡＣにより、
検出窓を閉じることなくかつ各フラグをイニシャライズ
時の状態に固定し、先頭時の検出アルゴリズムを繰返し
動作させる。これにより同期信号の誤検出による保護は
かからないが、音出しを必要とせず、ブロックアドレス
と複数ブロックにわたって同一の信号が記録されている
アクセス等の制御用ＩＤコードとを検出する目的で行な
う高倍ランダムアクセス時には特に問題とならず、同期
信号の検出もれが多くなるこれらの特殊再生においては
かえって検出されたすべての同期信号を確実に処理した
方が正常なアクセス動作を行なうことができるといった
効果が生ずる。

なお、これらの高速アクセス、中速サーチ等の特殊再生
時において信頼できるデータエリアの識別信号等を用い
て検出窓信号とする、あるいは検、１６゜出窓信号の発生期間を可変にして長くする、さらに、前
記第５図で示したフローチャートによる検出条件を緩和
する等の手段を用いても、同様の効果が得られる。

第６図に本発明による同期回路のフラグ処理回路の一実
施例を示す。図中、第４図と同一信号名は前述した同一
機能を有する同一信号である。また、３５１０．３５１
１はラッチ回路、４４００はシフトレジスタ、その他は
ゲート回路である。

さらに、検出窓生成回路は３５２１〜３５２３で構成し
、Ｆ１フラグ生成回路は３５６１，３５６２゜Ｆ２　フ
ラグ生成回路は３５４１，３５４２．Ａエフラグ生成回
路は３５５１，３５５２．Ａ２フラグ生成回路は３５６
１，３５６２、コントロール回路は３５１０〜３５１９
および４４００，４４０１．５０００．により構成され
、３５７１１１第４図のゲート回路３５７に対応する回
路である。

ここで検出窓生成回路を含む各種フラグ生成回路はＮＡ
ＮＤゲートによるセット・リセットフリップフロップ回
路で実現し、ラッチ回路３５１０゜３５１１は各フラグ
処理および５ＥＴｏ−８ＥＴ。

信号のタイミング制御するための回路である。さらにゲ
ート３５１２〜３５１８は第５図で示した条件判別処理
を行なうための論理回路であり、パリティ、アドレス、
復調エラーの各フラグはラッチ回路４４００とゲート４
４０１．５０００で処理され、ゲート５０００の出力は
前記３フラグがすべて条件を満足したときに“Ｈ１ルベ
ルとなる。

ここで制御信号ＡＣＯは音出しを行なわない高速のラン
ダムアクセス時に“Ｈ”レベルとし、Ｎ○Ｒゲート３５
１９により、セット・リセットフリップフロップで構成
した各フラグを初期値に固定させ、検出窓はゲート３５
２３により完全に１１　Ｌ　１１レベル開状態を保つ。

これにより高速アクセス時に検出したすべての同期信号
によって保護カウンタおよび窓カウンタをセットしく５
ＥＴｏ。

ＳＥＴよ）、再生信号から正しいブロックアドレス、Ｉ
Ｄコードを取り込みやすくする。

次に制御信号ＡＣＩによるアドレス回路の制御動作を説
明する。第７図は本発明によるアドレス回路の一実施例
である。図中第１図と同一符号は同一機能を有する同一
内容である。また９４はオフセット値とラッチしたアド
レスデータとを制御信号ＡＴＦによって切換える回路、
９５は再生データのエリアを決めるエリアカウンタ、９
６はそのデコーダであるエリア生成回路、９７はデータ
エリア時のみ動作するアドレスカウンタ、９３はデータ
の先頭を判別する（Ｅ信号）先頭フラグ処理回路、９２
はラッチしたブロックアドレスが前アドレスと連続であ
るかどうかを判別する（Ｃ信号）連続チェック回路、９
１はラッチしたブロックアドレスが前述した訂正アドレ
スＣＩＡＤＲに対して先行しているかどうかを判別する
（Ｂ信号）とともに所定の値に対する大小を比較する（
Ａ信号）アドレス比較回路、９８は前記出力信号Ａ。

Ｂ、Ｃ，Ｅ、およびパリティ結果であるＤ信号により、
ラッチしたブロックアドレスをアドレスカウンタ９７に
ロードするかまたはカウントアツプするかを制御するＬ
ＯＡＤ信号を生成する判別回路、９００は、先頭時のデ
ータ欠落を判別し、メモリ、１９　。

−に書き込むデータを固定値にセットする（ＰＲ３ＥＴ
信号）データセット回路である。

このアドレス回路は通常の再生時では再生信号からブロ
ックアドレスを検出あるいは保護するためにたとえば第
８図のフローチャートで示すような判別処理動作を行な
う。図中Ａ−Ｅは第８図で示した各回路ブロックの出力
に対応する。まず第７図のエリアカウンタ９５は、再生
信号から検出されるトラッキング信号ＡＴＦを検出した
ときに、オフセット値をロードし、再生信号のうちデー
タ部分が入力されるべきエリアを示すタイミング信号（
ＡＲ倍信号をエリア生成回路９６により、デコードして
生成する。また、切換回路９４によりデータが入力され
ているときは、その再生信号からブロックアドレス信号
を検出して、正しいアドレス値のみロードすることで、
エリアカウンタおよびこのカウント値からデコードされ
るエリア信号ＡＲを自己補正する。このエリア信号を基
準に、エリア外のときは第８図９６１で示した様に先頭
フラグ回路およびアドレスカウンタを初期セット、２０
　。

しておき、アドレス検出の動作は行なわない。エリア内
における先頭時のアドレス検出アルゴリズムは、まず最
初にパリティをチェックし、次にラッチしたアドレスが
先頭付近の値かどうかを判別するため、たとえば１５以
下をチェックする。

１５以下でない場合は先頭が欠落している場合の復帰を
考慮して連続チェックを行なう。最後に検出アドレスＢ
ＡＤＲが訂正用アドレスＣＩＡＤＲに先行しているかど
うか（ＢＡＤＲ≧ＣＩＡＤＲ）を判別し、以上の条件す
なわちＤ−Ｅ−Ａ−ＢまたはＤ−Ｅ−Ｃ−Ｂを満たす場
合にはじめて先頭フラグを解除してアドレスカウンタ９
７に検出アドレスをロードする。それ以外のときは書き
込みデータをセットし、アドレスカウンタをカウントア
ツプしてメモリーにセットしたデータを書き込む。

先頭以外のときは、先頭フラグによりアドレス検出の条
件判別アルゴリズムを切換える。すなわち、パリティチ
ェック、連続チェック、およびＢＡＤＲ≧ＣＩＡＤＲが
全てＯＫのとき、（Ｄ−Ｅ・Ｃ−Ｂ）検出アドレスをア
ドレスカウンターにロードする。それ以外のときはカウ
ントアツプによる検出アドレスの保護を行なう。以上、
ロードの判別アルゴリズムは以下の論理式により実現で
きる。

ＬＯＡＤ＝Ｄ−Ｅ−Ａ−Ｂ＋Ｄ−Ｅ−Ｃ−Ｂ十Ｄ−貢・
Ｃ−Ｂ　　−（１）またデータのセット信号ＰＲ８ＥＴは、エリア内でかつ
先頭フラグが立っている時のみ出力する。

以上が通常の再生時に行なうブロックアドレスの検出保
護動作であるが、たとえばランダムアクセス等、高速倍
速再生時ではＡＴＦ信号、アドレス信号の検出状態が不
安定になり、エリア信号が、ずれた位置で発生すること
が十分起こりうる。また前述した条件判別を高速再生時
で適用することはかえって条件が厳しすぎる結果となり
、アクセス動作を正常に行なうことができなくなること
が多い。そこでたとえば３０〜５０倍速といった中速の
ランダムアクセス時ではまず前述した制御信号ＡＣＯに
より、アドレスの検出条件をゆるめることによって、ア
ドレス検出をしやすくする。たとえばパリティチェック
によるＤ信号とアドレス比較によるＢ信号のみでアドレ
スおよびＩＤコードの検出を行なう。さらに、１００〜
２００倍速といった高速のランダムアクセス時には、制
御信号ＡＣ１により、エリア信号による制限を解除し、
全領域にわたって上述したような緩和した検出条件によ
ってアドレス信号を検出する。

このように再生データが不安定な高速ランダムアクセス
時に検出条件をゆるめ、エリア信号による制限を解除す
ることによってアドレスの誤検出が多くなるが、音出し
を伴わないため特に問題とはならず、むしろ検出もれを
抑え、アドレスおよびＩＤコードが検出されやすくなり
、アクセス動作を正常に行なう効果の方が高い。

第９図は本発明による一実施例の具体的な回路図である
。図中、入出力信号名が第１図〜第８図と同一のものに
ついては同一内容であり、５ＢＡＲはサブコードのエリ
アを示す入力信号、ＡＲはデータの入力されるべきタイ
ミングを示すエリア、２３　。

信号である。また９１１は比較回路、９２２は加算回路
、９２１，９３１，９８６はＤ−フリップフロップ回路
、それ以外はゲート回路である。ここで第７図に示した
アドレス比較回路は９１１〜９１６で構成し、連続チェ
ック回路は９２１〜９２５、先頭フラグ回路は９３１，
９３２．判別回路は９８１〜９８６、データセット回路
は９０２〜９０４で構成する。アドレス比較回路におい
て、コンパレータ９１１の出力Ｂは、ＢＡＤＲ８ビット
とＣＩＡＤＲ８ビットのアドレスを比較し、ＣＩＡＤＲ
≦ＢＡＤＲのとき“Ｈ１７レベルを出力する。またＢＡ
ＤＲの上位１ビツトはＰＣＭエリア時は“Ｌ”レベル、
それ以外のときは“Ｈ”レベルの信号であり、ゲート９
１２は、下位４ビツトをフリーにしているため、ＰＣＭ
エリアおよびサブコードエリアともにＢＡＤＲ≦１５の
ときのみ、“Ｈ”レベルを出力する。さらにゲート９１
３〜９１６により、ＰＣＭエリアのときのみを抽出する
。連続チェック回路ではＢＡＤＲをＤ−フリップフロッ
プ回路９２１でラッチして１ブロック分、２４　。

遅延させ、その反転出力と、ＢＡＤＲを加算することに
より、連続したアドレスのときは、加算値が下位８ビツ
トが全て“０″になりキャリーアウトＣ０はＨレベルに
なるため、ゲート９２５出力はＬレベルとなる。さらに
、ゲート９２６により連続チェックはＰＣＭエリアのと
きのみ抽出し、サブコードエリアのときは出力ＣをＨレ
ベル固定にする。先頭フラグ回路では、エリア信号ＡＲ
によりＤ−フリップフロップ回路９３１をリセットする
ことでエリア以外のときはＥ出力をＨレベル固定にして
おき、エリア時で判別回路のＬＯＡＤ信号が出力された
ときすなわち最初にアドレスを検出したときにＥ出力を
Ｌレベルに変化させる。

以下、次にエリア信号ＡＲリセットがかかるまでＥ出力
は変化しない。

ゲート９８１〜９８５は前述した判別回路のアルゴリズ
ムすなわち論理式（１）を実現する論理回路であり、判
別結果をＤ−フリップフロップ回路９８６でラッチする
。データセット回路ではエリア時、ＬＯＡＤ信号が出力
されるまでの間、ＰＲＳＥＴ信号を出力する。ただし、
中高速ランダムアクセス動作を行なうときは、ＡＣＩ信
号が印加され、ゲート９０２により、エリアによる制限
条件（ＡＲ倍信号は解除される。さらに、高速アクセス
時のみ制御信号ＡＣＯをゲート９８４に印加することに
より、アドレス検出条件をパリティおよびＣＩＡＤＲ≦
ＢＡＤＲのみとして条件緩和する。

〔発明の効果〕

本発明によれば、高速のランダムアクセス動作において
、制御信号により、それぞれのモードに応じて、通常の
同期信号、アドレス信号の検出条件を緩和した検出回路
に切換えることにより、同期信号、およびアドレス信号
さらにアクセス用のＩＤコードの検出確率を上げること
ができるので、ランダムアクセスにおいて高速でかつ誤
動作を抑える効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路ブロック図１．２７゜図は本発明による同期回路の一実施例である回路ブロッ
ク図、第４図は本発明による同期回路のフラグ処理回路
の一構成例である回路ブロック図、第５図はフラグ処理
回路の処理アルゴリズムの一例であるフローチャート図
、第６図は本発明によるフラグ処理回路の一実施例であ
る回路図、第７図は本発明によるアドレス回路の一実施
例の回路ブロック図、第８図はアドレス回路の処理アル
ゴリズムの一例であるフローチャート図、第９図は本発
明によるアドレス回路のうち判別回路の一実施例である
回路図である。３・・・同期回路、９・・・アドレス回路、３５・・・
フラグ処理回路、９８・・・判別回路、９００・・・デ
ータセット回路、ＡＣＯ・・・アクセス時における同期信号検出窓の制御
信号、ＡＣＩ・・・アクセス時におけるエリア信号の制御信号
。

Claims

【特許請求の範囲】１、データをブロック単位に分割するとともに、各ブロ
ック毎にブロック同期信号とブロックアドレスコードと
、制御情報用のＩＤコードおよび前記ブロックアドレス
コードとＩＤコードの検査用に生成するパリテイコード
とを付加して複数ブロック単位で記録し再生するＰＣＭ
信号再生装置において、前記同期信号を検出する同期回
路とブロックアドレスコードを検出するアドレス回路と
ＩＤコードを検出するＩＤコード検出回路とを備え、前
記同期回路は同期信号パターンを検出する同期信号検出
回路と、同期信号が検出されるべき所定のタイミング近
傍で開閉する検出窓生成回路と、同期信号の欠落または
誤検出を判別して出力するタイミング信号を補正する保
護回路で構成され、外部制御信号により前記検出窓信号
を開状態固定にし、検出されたすべての同期信号が正し
いものとして上記同期回路を動作させ、前記保護回路の
出力タイミング信号を補正することを特徴とするＰＣＭ
信号再生装置。２、データをブロック単位に分割するとともに、各ブロ
ック毎にブロック同期信号とブロックアドレスコードと
、制御情報用のＩＤコードおよび前記ブロックアドレス
コードとＩＤコードの検査用に生成するパリテイコード
とを付加して複数ブロック単位で記録し再生するＰＣＭ
信号再生装置において、前記同期信号を検出する同期回
路とブロックアドレスコードを検出するアドレス回路と
ＩＤコードを検出するＩＤコード検出回路とを備え、前
記アドレス回路は入力される再生信号のうちデータ領域
近傍のみを検出して出力するエリア信号生成回路と、該
エリア信号内で検出されるブロックアドレスコードの正
誤を判別する判別回路と、前記判別回路の出力により検
出されたブロックアドレスコードのロードまたはカウン
トアップを行なうカウンタで構成され、前記外部制御信
号によって前記エリア信号を固定状態とし、すべての領
域で検出されるブロックアドレスコードの正誤を判別回
路によって判別し、正しいと判別された時のみ上記カウ
ンタに前記ブロックアドレスコードをロードする処理を
行なうことを特徴とするＰＣＭ信号再生装置。