JPS6227551B2

JPS6227551B2 -

Info

Publication number: JPS6227551B2
Application number: JP52083226A
Authority: JP
Inventors: Junichi Nishizawa
Original assignee: Individual
Current assignee: Individual
Priority date: 1977-07-11
Filing date: 1977-07-11
Publication date: 1987-06-15
Also published as: JPS5418284A

Description

【発明の詳細な説明】本発明は、集積度が高く、書き込み読み出し速
度が速い半導体メモリに関する。

静電誘導トランジスタ（以下SITと称す。）の
概念に基づいたダイナミツクRAM（Random
access Memory）について、特願昭52−18465号
「半導体メモリ」、特願昭52−20653号「半導体記
憶装置」、特願昭52−35956号「半導体メモリ」、
特願昭52−36304号「半導体メモリ」などで詳述
した。また、光による書き込みが行え画像記憶の
できるRAMについては、特願昭52−37905号「半
導体メモリ」で詳述した。不揮発性メモリについ
ても、その一部を特願昭52−18465号「半導体メ
モリ」に、またその改良型を昭和52年６月21日出
願「半導体メモリ」にて示した。

従来型ダイナミツクRAMの構造例を第１図、
第２図に、従来型不揮発性半導体メモリの構造例
を第３図に示す。

第１図ａは平面図でp⁺領域にマトリツクス状
に設けられたn^-、もしくはp^-領域を示し、縦の
点線はビツト線となるべきn⁺埋め込み層を、横
方向の一点鎖線は表面に設けられるワード線を示
している。第１図ｂ乃至ｅは、ａ図中Ａ−A′線
に沿つた断面図であり、ｂ，ｃは半導体基板上に
構成された例であり、ｄ，ｅはサフアイアやスピ
ネル等の絶縁物基板上に形成された例である。
p⁺領域にマトリツクス状に設けられたn^-もしく
はp^-領域の一つがそれぞれ一メモリセルに相当
する。第１図ｂでn^-領域１２はp⁺n^-接合の拡散
電位で殆んど完全に空乏層になつている。ビツト
線n⁺領域１１は図中垂直方向に設けられた埋め
込み層である。ワード線に書き込み電圧たとえば
10V程度の電圧を加えるとビツト線１１から電子
が注入されて表面近傍に電子が蓄積される（状態
１がストアされる）。ストア状態ではワード線の
電位を書き込み時電圧の半分程度に設定する。デ
ータを書き込みたくないメモリセル（或いは状態
０を書き込む）はビツト線の電位をワード線と同
程度に高くすればよい。データの読み出しは、ワ
ード線電位を接地電位程度に下げればよい。スト
アされていた電子がビツト線に流れる。同時に、
ビツト線に正電圧を印加してもよい。p⁺n^-接合
の拡散電位などから電子は拡散だけでなく、ドリ
フトによつても流れるから読み出し速度は速い。
書き込み時は、ビツト線前面の電位障壁を越える
と強い電界が加わつているから、書き込み速度は
非常に速い。しかも、半導体バルクの性質を使つ
ているので、表面伝導を用いたこれまでのメモリ
セルに比べて、書き込み読み出し速度が断然速く
なる。ｐ領域１３の不純物密度やビツト線１１同
志の間隔は、ビツト線同志の間が完全に空乏層に
なつて電子のやりとりが起らないように選定すれ
ばよい。n^-領域１２をp^-領域に変えた例が第１
図ｃであり、n⁺p^-接合の拡散電位でp^-領域１２
は殆んど空乏層になつている。p^-領域の不純物
密度は10¹²〜10¹⁶cm^-3程度である。動作は第１図
ｂの場合と殆んど同様である。第１図ｃの方が表
面からビツト線に向つてドリフト電界が生じてい
て読み出し時の速度が一層速くなつている。第１
図ｂ，ｃの構造を半導体基板でなく、サフアイア
やスピネルなどの絶縁物の上に構成した例が第１
図ｄ，ｅである。ビツト線の半導体基板と伴つて
いた容量が減少してビツト線電位の変化がきわめ
て高速で行える長所を有している。

ビツト線n⁺領域１１と表面の距離を４〜５μ
ｍ程度以下とすれば、書き込み読み出し時の電子
の移動時間を0.1nsec以下にすることもでき、き
わめて高速の書き込み読み出しが行える。書き込
み読み出しの速度が速くなるとビツト線の抵抗が
速度の限界を与えるようになるから、n⁺領域１
１の不純物密度は高い程望ましいし、上下方向に
太いことが望ましい。又、第１図のワード線下の
絶縁層は殆んどの領域で厚く選定されているか
ら、ワード線と半導体との間の容量が減少し、そ
のことも高速の書き込み読み出しを行なわせしめ
る要因となつている。又、キヤリアをストアする
領域が比較的高抵抗の領域になつているから、キ
ヤリアは表面ごく近傍だけでなく表面からかなり
離れたところまでにストアされるため、所望のキ
ヤリアの数をストアするに必要な蓄積領域の面積
が少くて済むようになる。従つて、集積度を高く
することができる。例えば、第１図の例で、蓄積
領域となる高抵抗領域の直径を５μ、それらの間
隔を10μとすれば、メモリアレイ部分だけのこと
ではあるが、100万ビツト／cm²のメモリアレイが
実現できることになつて、文字通り大容量の半導
体メモリ（記憶装置）となり、磁気バブルや磁気
チープ、磁気ドラムなどの低速、大容量のメモリ
類を、特別不揮発性を要求される個所以外では不
要になる。

第１図の構造はすでに前述したように大容量化
が容易である。しかし、容量が増加してメモリセ
ルの数が多くなると、ワード線、ビツト線の長さ
が長くなり、その抵抗及び質量が大きくなつて、
高速度の書き込み読み出しが難しくなる。特に高
不純物密度埋め込み領域よりなるビツト線の抵抗
が大きくなる。

上述したワード線及びビツト線特にビツト線の
抵抗及び容量を小さくして大容量で高速の書き込
み読み出しを行える半導体メモリの構造の一例を
第２図に示す。第２図はワード線に沿つた断面図
であり、メモリ部は絶縁物基板上に設けられてい
る。第２図は、ビツト線から流出流入するキヤリ
アが電子の場合の例を示している。２１は高不純
物密度n⁺領域でビツト線、２１′はビツト線の抵
抗を減少させるために設けられたAl、Moなどの
金属電極もしくは低抵抗ポリシリコン、２２はチ
ヤンネル及び電荷蓄積領域となる高抵抗領域、２
３はｐ型の分離領域（ビツト線領域とは反対導電
型）、２４はチヤンネル中に電位障壁を生じさせ
る高不純物密度p⁺ゲート領域、２８はビツト線
の容量を減少させるために設けられた高抵抗領域
でn^-またはp^-領域になつており、拡散電位だけ
で空乏層になるように設定されている。２５は、
SiO₂、Si₃N₄、Al₂O₃などの絶縁層もしくはこれ
らを組み合せた複合絶縁層になつている。２６
は、Al、Moなどの金属よりなるワード線、２７
は前記絶縁層、ポリイミドなどの絶縁性樹脂もし
くは高抵抗ポリシリコンなどの絶縁層である。２
１′は電極は図中垂直方向の位置でコンタクトホ
ールを通してn⁺領域２１と接触している。各半
導体領域の不純物密度は、それぞれ２１：17¹⁷〜
10²¹cm^-3、２２：10¹¹〜10¹⁶cm^-3、２３：10¹⁵〜
10²⁰cm^-3、２４：10¹⁵〜10²¹cm^-3、２８：10¹¹〜
10¹⁵cm^-3程度である。ゲート領域２４は浮遊電極
構造になつている。ゲートで囲まれるチヤンネル
の幅は不純物密度及びビツト線２１と表面までの
距離などによつて決まる。ゲートとチヤンネルと
の拡散電位だけで領域２２は殆んど空乏層となる
必要があるから、２２の不純物密度をたとえば、
１×10¹³cm^-3、１×10¹⁴cm^-3、１×10¹⁵cm^-3とする
とチヤンネル幅は少なくとも20μ、６μ、２μ以
下でなければならない。また、チヤンネル中に生
じる電位障壁が高すぎるとデータ書き込み、読み
出し時に、高い電圧が必要となつて不都合であ
り、またあまりに低いと、データ保持状態にある
ときに蓄積されている電荷がビツト線に流出した
り、あるいはデータが蓄積されていないセルに電
荷が蓄積されたりして誤動作を起こす。各領域の
不純物密度や諸寸法は、ワード線に書き込み電圧
が加えられたときには、すみやかにn⁺領域２１
から電子が蓄積領域に流れ込み、ワード線がデー
タ保持状態の電圧に下げられたときには、蓄積さ
れた電子はビツト線に流れ出さず、また、データ
が書き込まれていないメモリセルではビツト線か
ら電子が蓄積領域に流れ込まない程度の電位障壁
がチヤンネル中に生じるように設定する。ここで
蓄積領域は、ゲートにより作られる電位障壁と表
面で囲まれる領域２２である。書き込み読み出し
の動作を簡単に説明する。まず。半導体表面の絶
縁層２５′とn^-領域２２の界面に正電荷を有する
表面準位が存在する場合(イ)について説明する。た
とえば、その時のフラツトバンド電圧Ｖ_Fが2V程
度であるとする。ワード線、ビツト線ともに零電
位に保たれている状態では、チヤンネル中に生ず
る電位障壁により、ビツト線から電子は蓄積領域
に流れ出すことはない。ワード線に書き込み電圧
たとえば5Vを加えると、電位障壁が下つて電子
が蓄積領域に流れ込む。このときデータを書き込
まないメモリセルはそのビツト線電位を同時に
5V程度にあげればよい。電圧が取り除かれると
蓄積領域に流れ込んだ電子は正電荷を有する表面
準位に引きつけられてそのまま保持される。デー
タを読み出す時には、ビツト線に正電圧たとえば
5Vとか7.5Vを加える。蓄積領域に蓄えられてい
た電子はビツト線に流れ出す。データを読み出さ
ないメモリセルではビツト線電圧が印加されたと
きに同じ電圧をワード線に加えればよい。表面準
位が殆んど存在せずＶ_F≒の場合(ロ)には、書き込
み時にワード線に、たとえば5V印加し、データ
保持状態では、ワード線電圧をたとえば2.5Vに
する。データを書き込まないメモリセルはワード
線に書き込み電圧が加えられたときに同じ電圧を
ビツト線に印加すればよい。データ読み出しは、
ワード線電位を零に戻せばよい。あるいは、読み
出し速度を速くするためには、ワード線電位を零
にすると同時に、ビツト線に正電圧を加えてもよ
い。読み出さないメモリセルはビツト線に負電圧
を加える。すべての半導体領域の導電型を反転し
た構造でも全く同様の動作が行える。その場合に
は電圧の極性を全く反転すればよい。動作的に
は、(イ)の場合すなわち表面準位を所望の値に制御
した構造の方が単一電源で動作できるなど望まし
い。第２図の構造、これらの半導体メモリを不揮
発性にした例を第３図に示す。

第３図の半導体メモリは絶縁層３５中に、
Al、Moなどの金属もしくは、ポリシリコンなど
の浮遊ゲート３７が設けられた構造になつてい
る。浮遊ゲート電極下の絶縁物の厚さは、1000Å
〜2000Å程度、もしくはそれより厚くてもまた薄
くてもよい。p^-領域３２はn⁺p^-接合の拡散電位
により殆んど完全に空乏層になつており、p⁺領
域３１から浮遊ゲートに向つてホールに対する電
位障壁が生じている。３６はゲート領域３４に接
続されている低抵抗ポリシリコンなどによるワー
ド線、３１はp⁺埋め込み領域であるビツト線で
あり、図中垂直方向に走つている。３１と３４の
間、すなわち３１と３６の間に高い電圧を加えて
なだれを起すと、p^-領域中になだれで誘起され
た電子のうち高いエネルギーを持つたものが絶縁
層を越えて浮遊ゲートに蓄積される。ワード線３
６に高い正電圧を加えるのであるから、浮遊ゲー
ト３７の下の絶縁層に高い電界が加わつて、電子
は効率よく浮遊ゲートに注入される。なだれによ
り生じたキヤリア、この場合は電子が効率よく浮
遊ゲートに注入されるためには、浮遊ゲートと半
導体の間の電界ができるだけ大きくなるよう配慮
する必要がある。電圧が除かれると浮遊ゲートの
まわりはすべて高抵抗の酸化膜などの絶縁層で覆
われているから、蓄積された電子はそのまま保持
される。それに対応して表面電位は負で大きくな
るから、対応する量のホールが表面近傍に蓄積さ
れる。電源が切れてもこの状態は保持される。読
み出し時にはn⁺領域３４即ちワード線に順方向
電圧すなわちこの場合には負電圧を加えてホール
に対する電位障壁を引き下げ、同時にビツト線３
１にも或程度の負電圧を加えればよい。データの
消去は、紫外線照射などでもよいし、ワード線に
高い電圧を加えてストアされた電子を除去するこ
ともできる。しかし、第３図ａの例では、ゲート
領域３４に高い電圧を加えると、基板３３との間
にパンチスルー電流が流れるなどのことがあるた
め、浮遊ゲートへのキヤリアの注入が効率よく行
なわれないという欠点を有している。

ゲート領域と基板の間のパワチスルー電流が流
れないようにしたメモリセルの構造例を第３図
ｂ，ｃに示す。第３図ｂはワード線に沿つた断面
図であり、第３図ｃはビツト線に沿つた断面図で
ある。メモリアレイはこうしたメモリセルをマト
リツクス状に構成して作られる。第３図は、各メ
モリセル間の分離が絶縁物分離３９で行なわれた
場合を示している。第３図に於いて、３１はビツ
ト線、３２はチヤンネル及び電荷蓄積領域、３３
は基板、３４はゲート、３５はSiO₂等の絶縁
物、３６はワード線、３７は浮遊ゲート、３８は
高抵抗領域、３９はポリシリコンなどの絶縁物で
ある。各領域の不純物密度は、それぞれ、３１は
10¹⁸〜10²¹cm^-3、３２は10¹¹〜10¹⁵cm^-3、３４は
10¹⁷〜10²¹cm^-3、３８は10¹¹〜10¹⁶cm^-3程度であ
る。高抵抗領域３８はビツト線の容量を小さくし
て書き込み、読み出しを速くするための領域であ
り、n^-でもp^-でもよい。また、書き込み、読み
出し速度が少々遅くてもよい場合には、この領域
は設けなくてもよい。第３図ｃで蓄積領域３２は
直接絶縁物層に接触しているが、絶縁層との間に
ゲート領域を介在させてもよいことは勿論であ
る。また、第３図ｂ，ｃで、浮遊ゲートの下のビ
ツト線を一部突起状にしているが、これはなだれ
による浮遊ゲートへの電子の注入を効率よくし、
書き込み、読み出しを速くするために設けたので
あつて、必ずしも設けなくてもよい。動作を簡単
に説明する。ワード線とビツト線の間に逆方向電
圧、この場合にはワード線に高い正電圧を印加
し、ゲート３４とチヤンネル３２の間になだれを
起す。このとき、浮遊ゲートの下の絶縁層中にも
高い電界が印加されるから、なだれによつて励起
された高いエネルギを持つ電子は浮遊ゲート３７
に効率よく注入され、浮遊ゲートは負に帯電す
る。データを書き込まないメモリセルはビツト線
をある程度正電圧に上げればなだれが起らず浮遊
ゲートは負に帯電しない。所定の浮遊ゲートを負
に帯電させた後、ワード線に順方向電圧たとえ
ば、−0.5Vを印加すると、チヤンネル中の電位障
壁が引き下げられて、負に帯電した浮遊ゲートの
メモリセルの所にだけ、ホールが流れ込み、ゲー
ト３４、電位障壁、表面の間に囲まれた蓄積領域
にホールが蓄積される。読み出し時は、ワード線
に順方向電圧を印加し、同時にビツト線に負電圧
を印加する。蓄積領域に蓄積されたホールがビツ
ト線に流れて電流が検出される。このメモリは、
不揮発性ではあるが、サイクルタイムごとにワー
ド線に順方向電圧を加えて、ホールを蓄積し直す
必要がある。

第３図で、基板が半導体であることは必らずし
も必要ではなく、サフアイアやスピネルなどの絶
縁性基板でもよい。基板を絶縁物にするとビツト
線の容量が減少して、書き込み、読み出し速度が
速くなる。

第３図の構成で、メモリアレイの記憶容量が増
大すると、ビツト線の抵抗が増加し、感度が低下
したりあるいは、書き込み読み出し速度の低下の
原因になる。第２図のようにすれば、ビツト線の
抵抗は減少する。

以上の構造のメモリは、すべて表面近傍の高抵
抗領域にキヤリアを蓄積する構造になつている。
そのため、ゲート領域界面や表面近傍の再結合に
より、蓄積されたキヤリアが失なわれて、蓄積時
間が短くなる傾向にある。

本発明の目的は、叙上の欠点を除去して、蓄積
されるべきキヤリアの蓄積時間を長くし、蓄積効
率を高くした半導体メモリを提供することであ
る。

以下図面を用いて本発明を詳細に説明する。第
４，５，６図に、本発明のダイナミツクRAMの
構造例を示す。基本的な構造は、第１，２図と殆
んど同じであるが、ビツト線から書き込まれたキ
ヤリアを蓄積する蓄積セルとして高不純物密度領
域１７（第４図）、３０（第５，６図）があらた
に設けられている。n⁺領域１７は周囲のn^-領域
より、電子に対するエネルギは低い状態にあるか
ら、ビツト線から送り込まれた電子は殆んどすべ
てこの蓄積セルに流れ込む。ワード線に正電圧が
印加されると、蓄積セル１７もビツト線に対して
正電圧になるから、電子が蓄積セルに流れ込んで
ストアされる。書き込み読み出し操作に関して
は、第１〜２図に対してなされたものと殆んどま
つたく同じである。蓄積セルがゲート領域１４と
分離されていることから、蓄積されたキヤリアが
ゲート領域に直接接触することはないから、ゲー
ト領域のホールとの再結合によるキヤリアの減少
はきわめて少なくなつている。また第４図ｃでは
蓄積セルが表面から分離して設けられている。表
面における再結合が特性劣化をもたらす場合に
は、このように蓄積セルを構成することは有効で
ある。

第５図は、ビツト線間のパンチスルー電流など
による制限を克服するために切り込み領域を設け
た構造である。第５図ａは半導体基板、第５図ｂ
は絶縁物基板の例である。蓄積セル３０があらた
に設けられている。もちろん表面から分離した構
造の蓄積セルにすることも有効である。

第６図には、絶縁物基板上にメモリセルを構成
しビツト線の抵抗、容量を減少させた本発明の構
造例を示す。蓄積セル３０が設けられている。ビ
ツト線の抵抗を減少させるべく電極２１′が設け
られている。

本発明の半導体メモリの構造が、第４，５，６
に示されるものに限られないことはもちろんであ
る。導電型をまつたく反転したものでもよいし、
メモリセルの形状も、円に限らず短形でも楕円で
も、またその他の形でもよい。基板は、半導体基
板でも絶縁物基板でもよい。また、厚い基板であ
る必要はなく、シート状の半導体上に構成されて
もかまわない。ゲート領域も、ここでは接合型で
示したが、シヨツトキー型でもMOS型、MIS型
でもよい。要するに、表面近傍に高不純物密度領
域よりなる蓄積セルを設けて、ビツト線からキヤ
リアを流し込んで、蓄積セルにキヤリアを効率よ
く蓄積し、キヤリアの流出、流入がチヤンネル中
にゲートにより作られる電位障壁を介して行なわ
れる構造のものであればよいわけである。キヤリ
アの蓄積は、高不純物密度領域である蓄積セルで
行なわれるから、ごくわずかな領域で多量のキヤ
リアを蓄積することができる。半導体メモリアレ
イは、こうしたメモリセルをマトリツクス状に構
成して実現する。

本発明の半導体メモリは、従来公知の選択拡
散、イオン打ち込み技術、結晶成長技術、選択成
長技術、各種ウエツトもしくはドライの選択エツ
チング技術、CVD技術、スパツタリング技術等
を用いることにより製造できる。

本発明は、きわめて集積度が高くできる電荷結
合型メモリに相当するメモリを各ビツト線に隣接
して設けられた電位障壁を越えてキヤリアを注入
する静電誘導トランジスタの概念を発展させて構
成したものであり、殆んど半導体バルクの伝導特
性を利用している上にワード線、ビツト線の抵
抗、静電容量を十分減少させているので書き込み
読み出しが高速で行われる上に、蓄積領域として
蓄積セルを含んでいることから畜積効率がよく、
従来のものより同一の電荷量蓄積に対してより集
積度が高くできる特徴を有しており、高速、低電
力、大容量化半導体メモリを指向している半導体
工業界への寄与はきわめて高く、この工業的価値
は顕著である。

【図面の簡単な説明】

第１図ａ乃至ｅ、第２図はダイナミツクRAM
の構造例、第３図ａ乃至ｃは不揮発性半導体メモ
リの構造例、第４図ａ乃至ｃ、第５図ａ及びｂ、
第６図ａ及びｂは本発明のダイナミツクRAMの
構造例。

Claims

【特許請求の範囲】１高不純物密度領域よりなるビツト線、MIS構
造として半導体表面に設けられたワード線及び半
導体表面近傍に設けられた前記ビツト線領域と同
導電型高不純物密度領域よりなる蓄積セルを有
し、前記ビツト線と前記蓄積セルとの間に電位障
壁を生ずべく第三電極を設け、前記第三電極を浮
遊電極となした、メモリセルを、所要本数のワー
ド用列線及び所要本数のビツト用行線の行列線の
少なくとも一部に含んだことを特徴とする半導体
メモリ。２ビツト線領域と基板領域との間に静電容量を
減少させるべく高抵抗領域を設けたことを特徴と
する前記特許請求の範囲第１項記載の半導体メモ
リ。３絶縁性基板上に前記メモリセルを配置するべ
く構成したことを特徴とする前記特許請求の範囲
第１項記載の半導体メモリ。