JPH0642544B2

JPH0642544B2 - 静電誘導型不揮発性半導体メモリ

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Publication number: JPH0642544B2
Application number: JP59124272A
Authority: JP
Inventors: 潤一西澤
Original assignee: Individual
Current assignee: Individual
Priority date: 1984-06-15
Filing date: 1984-06-15
Publication date: 1994-06-01
Anticipated expiration: 2009-06-01
Also published as: JPS6016471A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、集積度が高く、書き込み読み出し速度が速い
静電誘導型不揮発性半導体メモリに関する。

（従来の技術）静電誘導トランジスタ（以下ＳＩＴと称す。）の概念に
基づいてダイナミックＲＡＭ(Random Access Memory)に
ついては、特公昭６１−５８９８２号「半導体メモ
リ」、特公昭５８−５２３４８号「半導体記憶装置」、
特公昭５８−３７９９５号「半導体メモリ」、特公昭５
７−３２４３６号「半導体メモリ」等で詳述した。又、
光による書き込みが行なえ画像記憶のできるＲＡＭにつ
いては、特公昭５７−３２４３７号」半導体メモリ」で
詳述した。不揮発性メモリについても、その一部を特公
昭６１−５８９８２号「半導体メモリ」に、又その改良
型を特公昭５９−３１９９１号「半導体メモリ」にて示
した。

従来型ダイナミックＲＡＭの構造例を第２図，第３図
に、従来型不揮発性半導体メモリの構造例を第４図に示
す。

第２図（ａ）は平面図でｐ^＋領域にマトリックス状に設
けられたｎ⁻、もしくはｐ⁻領域を示し、縦の点線はビ
ット線となるべきｎ^＋埋め込み層を、横方向の一点鎖線
は表面に設けられるワード線を示している。第２図
（ｂ）乃至（ｅ）は、（ａ）図中のＡ−Ａ′線に沿った
断面図であり、（ｂ）、（ｃ）は半導体基板上に構成さ
れた例であり、（ｄ）、（ｅ）はサファイアやスピネル
等の絶縁物基板上に形成された例である。ｐ^＋領域にマ
トリックス状に設けられたｎ⁻もしくはｐ⁻領域の一つ
がそれぞれ一メモリセルに相当する。第２図（ｂ）でｎ
⁻領域１２はｐ^＋ｎ⁻接合の拡散電位で殆んど完全に空
乏層になっている。ここでｐ^＋領域１４はゲートであ
る。ビット線ｎ^＋領域１１は図中垂直方向に設けられた
埋め込み層である。ワード線に書き込み電圧たとえば１
０Ｖ程度の電圧を加えるとビット線１１から電子が注入
されて表面近傍に電子が蓄積される（状態１がストアさ
れる）。ストア状態ではワード線の電位を書き込み時電
圧の半分程度に設定する。データを書き込みたくないメ
モリセル（あるいは状態０を書き込む）はビット線の電
位をワード線と同程度に高くすればよい。データの読み
出しは、ワード線電位を設置電位程度に下げればよい。
ストアされていた電子がビット線に流れる。同時に、ビ
ット線に正電圧を印加してもよい。ｐ^＋ｎ⁻接合の拡散
電位などから電子は拡散だけでなく、ドリフトによって
も流れるから読み出し速度は速い。書き込み時は、ビッ
ト線前面の電位障壁を越えると強い電界が加わっている
から、書き込み速度は非常に速い。しかも、半導体バル
クの性質を使っているので、表面伝導を用いたこれまで
のメモリセルに比べて、書き込み読み出し速度が断然速
くなる。ｐ領域１３の不純物密度やビット線１１同志の
間隔は、ビット線同志の間が完全に空乏層になって電子
のやりとりが起こらないように選定すればよい。ｎ⁻領
域１２をｐ⁻領域に変えた例が第２図（ｃ）であり、ｎ
^＋ｐ⁻接合の拡散電位でｐ⁻領域１２は殆んど空乏層に
なっている。ｐ⁻領域の不純物密度は10¹²〜10¹⁶cm^-3程
度である。動作は第２図（ｂ）の場合と殆んど同様であ
る。第２図（ｃ）の方が表面からビット線に向かってド
リフト電界が生じていて読み出し時の速度が一層速くな
っている。第２図（ｂ）、（ｃ）の構造を半導体基板で
なく、サファイアやスピネルなどの絶縁物の上に構成し
た例が第２図（ｄ）（ｅ）である。ビット線の半導体基
板と伴っていた容量が減少してビット線電位の変化が極
めて高速で行える長所を有している。

ビット線ｎ^＋領域１１と表面の距離を４〜５μｍ程度以
下とすれば、書き込み読み出し時の電子の移動時間を
０．１nsec以下にすることもでき、極めて高速に書き込
み読み出しが行える。書き込み読み出しの速度が速くな
るとビット線の抵抗が速度の限界を与えるようになるか
ら、ｎ^＋領域１１の不純物密度は高い程望ましいし、上
下方向に太いことが望ましい。又、第２図のワード線下
の絶縁層は殆んどの領域で厚く選定ささているから、ワ
ード線と半導体との間の容量が減少し、そのことも高速
の書き込み読み出しを行なわせしめる要因となってい
る。又、キャリアをストアする領域が比較的高抵抗の領
域になっているから、キャリアは表面ごく近傍だけでな
く表面からかなり離れたところまでにストアされるた
め、所望のキャリアの数をストアするに必要な蓄積領域
の面積が少なくて済むようになる。従って、集積度を高
くすることができる。例えば、第２図の例で、蓄積領域
となる高抵抗領域を直径５μ、それらの間隔を１０μと
すれば、メモリアレイ部分だけのことではあるが、１０
０万ビット／cm²のメモリアレイが実現できることにな
って、文字通り大容量の半導体メモリ（記憶装置）とな
り、磁気バブルや磁気テープ、磁気ドラムなどの低速、
大容量のメモリ類を、特別不揮発性を要求される箇所以
外では不要にする。

第２図の構造は既に前述したように大容量化が容易であ
る。しかし、容量が増加してメモリセルの数が多くなる
と、ワード線、ビット線の長さが長くなり、その抵抗及
び容量が大きくなって、高速度の書き込み読み出しが難
しくなる。特に高不純物密度埋め込み領域よりなるビッ
ト線の抵抗が大きくなる。

上述したワード線及びビット線特にビット線の抵抗及び
容量を小さくして大容量で高速の書き込み読み出しを行
える半導体メモリの構造の一例を第３図に示す。第３図
はワード線に沿った断面図であり、メモリ部は絶縁物基
板上に設けられている。第３図は、ビット線から流出流
入するキャリアが電子の場合の例を示している。２１は
高不純物密度ｎ^＋領域でビット線、２１′はビット線の
抵抗を減少させるために設けられたＡｌ、Ｍｏなどの金
属電極もしくは低抵抗ポリシリコン、２２はチャンネル
及び電荷蓄積領域となる高抵抗領域、２３はｐ型の分離
領域（ビット線領域とは反対導電型）、２４はチャンネ
ル中に電位障壁を生じさせる高不純物密度ｐ^＋ゲート領
域、２８はビット線の容量を減少させるために設けられ
た高抵抗領域でｎ⁻またはｐ⁻領域になっており、拡散
電位だけで空乏層になるように設定されいている。２５
は、ＳｉＯ_２、Ｓｉ_３、Ｎ_４、Ａｌ_２Ｏ_３等の絶縁層も
しくはこれらを組み合せた複合絶縁層になっている。２
６は、Ａｌ、Ｍｏ等の金属よりなるワード線、２７は前
記絶縁層、ポリイミド等の絶縁性樹脂もしくは高抵抗ポ
リシリコン等の絶縁層である。２１′の電極は図中垂直
方向の一でコンタクトホールを通してｎ^＋領域２１と接
触している。各半導体領域の不純物密度は、それぞれ２
１：10¹⁷〜10²¹cm^-3、２２：10¹¹〜10¹⁶cm^-3、２３：10
¹⁵〜10²⁰cm^-3、２４：10¹⁵〜10²¹cm^-3、２８：10¹¹〜10
¹⁵cm^-3程度である。ゲート領域２４は浮遊電極構造にな
っている。ゲートで囲まれるチャンネルの幅は不純物密
度及びビット線２１と表面までの距離などによって決ま
る。ゲートとチャンネルとの拡散電位だけで領域２２は
殆んど空乏層となる必要があるから、２２の不純物密度
を例えば、１×10¹³cm^-3、１×10¹⁴cm^-3、１×10₁₅cm^-3
とするとチャンネル幅は少なくとも２０μ、６μ、２μ
以下でなければならない。又、チャンネル中に生じる電
位障壁が高すぎるとデータ書き込み、読み出し時に、高
い電圧が必要となって不都合であり、又あまりに低い
と、データ保持状態にあるときに蓄積されている電荷が
ビット線に流出したり、あるいはデータが蓄積されてい
ないセルに電荷が蓄積されたりして誤動作を起す。各領
域の不純物密度や諸寸法は、ワード線に書き込み電圧が
加えられたときには、速やかにｎ^＋領域２１から電子が
蓄積領域に流れ込み、ワード線がデータ保持状態の電圧
に下げられたときには、蓄積された電子はビット線に流
れ出さず、又、データが書き込まれていないメモリセル
ではビッメト線から電子が蓄積領域に流れ込まない程度
の電位障壁がチャンネル中に生じるように設定する。こ
こで蓄積領域は、ゲートにより作られる電位障壁と表面
で囲まれる領域２２である。書き込み読み出しの動作を
簡単に説明する。まず、半導体表面の絶縁層２５′とｎ
⁻領域２２の界面に正電荷を有する表面準位が存在する
場合（イ）について説明する。例えば、その時のフラッ
トバンド電圧V_Fが２Ｖ程度であるとする。ワード線、ビ
ット線ともに零電位に保たれている状態では、チャンネ
ル中に生ずる電位障壁により、ビット線から電子は蓄積
領域に流れ出すことはない。ワード線に書き込み電圧た
とえば５Ｖを加えると、電位障壁が下がって電子が蓄積
領域に流れ込む、。このときデータを書き込まないメモ
リセルはそのビット線電位を同時に５Ｖ程度にあげれば
よい。電圧が取り除かれると蓄積領域に流れ込んだ電子
は正電荷を有する表面準位に引きつけられてそのまま保
持される。データを読み出す時には、ビット線に正電圧
たとえば５Ｖとか７．５Ｖを加える。蓄積領域に蓄えら
れていた電子はビット線に流れ出す。データを読み出さ
ないメモリセルではビット線電圧が印加された時に同じ
電圧をワード線に加えればよい。表面準位が殆んど存在
せずV_F≒０の場合（ロ）には、書き込み時にワード線
に、例えば５Ｖ印加し、データ保持状態では、ワード線
電圧を例えば２．５Ｖにする。データを書き込まないメ
モリセルはワード線に書き込み電圧が加えられたときに
同じ電圧をビット線に印加すればよい。データ読み出し
は、ワード線電位を零に戻せばよい。あるいは、読み出
し速度を速くするためには、ワード線電位を零にすると
同時に、ビット線に正電圧を加えてもよい。読み出さな
いメモリセルはビット線に負電圧を加える。全ての半導
体領域の導電型を反転した構造でも全く同様の動作が行
える。その場合には電圧の極性を全く反転すればよい。
動作的には、（イ）の場合すなわち表面準位を所望の値
に制御した構造の方が単一電源で動作できる等望まし
い。第３図の構造、これらの従来型半導体ダイナミック
メモリを不揮発性にした例を第４図に示す。

第４図の半導体メモリは絶縁層３５中に、Ａｌ、Ｍｏな
どの金属もしくは、ポリシリコンなどの浮遊ゲート３７
が設けられた構造になっている。浮遊ゲート電極下の絶
縁層の厚さは、１０００Å〜２０００Å程度、もしくは
それより厚くてもまた薄くてもよい。ｐ⁻領域３２はｎ
^＋ｐ⁻接合の拡散電位により殆んど完全に空乏層になっ
ており、ｐ^＋領域３１から浮遊ゲートに向かってホール
に対する電位障壁が生じている。３６はゲート領域３４
に接続されている低抵抗ポリシリコンなどによるワード
線、３１はｐ^＋埋め込み領域であるビット線であり、図
中垂直方向に走っている。３１と３４の間、すなわち３
１と３６の間に高い電圧を加えてなだれを起すと、ｐ⁻
領域中になだれで誘起された電子のうち高いエネルギー
を持ったものが絶縁層を越えて浮遊ゲートに蓄積され
る。ワード線３６に高い正電圧を加えるのであるから、
浮遊ゲート３７の下の絶縁層に高い電界が加わって、電
子は効率よく浮遊ゲートに注入される。なだれにより生
じたキャリア、この場合は電子が効率よく浮遊ゲートに
注入されるためには、浮遊ゲートと半導体の間の電界が
できるだけ大きくなるよう配慮する必要がある。電圧が
除かれると浮遊ゲートのまわりはすべて高抵抗の酸化膜
などの絶縁層で覆われているから、蓄積された電子はそ
のまま保持される。それに対応して表面電位は負で大き
くなるから、対応する量のホールが表面近傍に蓄積され
る。電源が切れてもこの状態は保持される。読み出し時
にはｎ^＋領域３４即ちワード線に順方向電圧すなわちこ
の場合には負電圧を加えてホールに対する電位障壁を引
き下げ、同時にビット線３１にもある程度の負電圧を加
えればよい。データの消去は、紫外線照射などでもよい
し、ワード線に高い電圧を加えてストアされた電子を除
去することもできる。しかし、第４図（ａ）の例では、
ゲート領域３４に高い電圧を加えると、基板３３との間
にパンチスルー電流が流れるなどのことがあるため、浮
遊ゲートへのキャリアの注入が効率よく行なわれないと
いう欠点を有している。

ゲート領域と基板の間のパンチスルー電流が流れないよ
うにしたメモリセルの構造例を第４図（ｂ）、（ｃ）に
示す。第４図（ｂ）は、ワード線に沿った断面図であ
り、第４図（ｃ）はビット線に沿った断面図である。メ
モリアレイはこうしたメモリセルをマトリックス状に構
成して作られる。第４図は、各メモリセル間の分離が絶
縁物分離３９で行なわれた場合を示している。第４図に
於いて、３１はビット線、３２はチャンネル及び電荷蓄
積領域、３３は基板、３４はゲート、３５はＳｉＯ_２等
の絶縁物、３６はワード線、３７は浮遊ゲート、３８は
高抵抗領域、３９はポリシリコンなどの絶縁物である。
各領域の不純物密度は、それぞれ、３１は10₁₈〜10²¹cm
^-3、３２は10¹¹〜10¹⁵cm^-3、３４は10¹⁷〜10²¹cm^-3、３
８は10¹¹〜10¹⁶cm^-3程度である。高抵抗領域３８はビッ
ト線の容量を小さくして書き込み、読み出しを速くする
ための領域であり、ｎ⁻でもｐ⁻でもよい。又、書き込
み、読み出し速度が少々遅くてもよい場合には、この領
域は設けなくてもよい。第４図（ｃ）で蓄積領域３２は
直接絶縁層に接触しているが、絶縁層との間にゲート領
域を介在させてもよいことは勿論である。又、第４図
（ｂ）、（ｃ）で、浮遊ゲートの下のビット線を一部突
起状にしているが、これはなだれによる浮遊ゲートへの
電子の注入を効率よくし、書き込み、読み出しを速くす
るために設けたのであって、必ずしも設けなくてもよ
い。動作を簡単に説明する。ワード線とビット線の間に
逆方向電圧、この場合にはワード線に高い正電圧を印加
し、ゲート３４とチャンネル３２の間になだれを起す。
このとき、浮遊ゲートの下の絶縁層中にも高い電界が印
加されるから、なだれによって励起された高いエネルギ
を持つ電子は浮遊ゲート３７に効率よく注入され、浮遊
ゲートは負に帯電する。データを書き込まないメモリセ
ルはビット線をある程度正電圧に上げればなだれが起ら
ず浮遊ゲートは負に帯電しない。所定の浮遊ゲートを負
に帯電させた後、ワード線の順方向電圧たとえば−０．
５Ｖを印加すると、チャンネル中の電位障壁が引き下げ
られて、負に帯電した浮遊ゲートのメモリセルの所にだ
け、ホールが流れ込み、ゲート３４、電位障壁、表面の
間に囲まれた蓄積領域にホールが蓄積される。読み出し
時は、ワード線に順方向電圧を印加し、同時にビット線
に負電圧を印加する。蓄積領域に蓄積されたホールがビ
ット線に流れて電流が検出される。このメモリは、不揮
発性ではあるが、サイクルタイムごとにワード線に順方
向電圧を加えて、ホールを蓄積し直す必要がある。

第４図で、基板が半導体であることは必ずしも必要では
なく、サファイアやスピネルなどの絶縁性基板でもら
い。基板を絶縁物にするとビット線の容量が減少して、
書き込み、読み出し速度が速くなる。

第４図の構成で、メモリアレイの記憶容量が増大する
と、ビット線の抵抗が増加し、感度が低下したりあるい
は、書き込み読み出し速度の低下の原因になる。第３図
のようにすれば、ビット線の抵抗は減少する。

以上の構成のメモリは、すべて表面近傍の高抵抗領域に
キャリアを蓄積する構造になっている。そのため、ゲー
ト領域界面や表面近傍の再結合により、蓄積されたキャ
リアが失われて、蓄積時間が短くなる傾向にある。

本発明の目的は、叙上の欠点を除去して、蓄積されるべ
きキャリアの蓄積時間を長くし、蓄積効率を高くした半
導体メモリを提供することである。

（発明の構成）以下図面を用いて本発明を詳細に説明する。絶縁層中に
浮遊ゲート３７を設けることにより、静電誘導型不揮発
性メモリとした本発明の半導体メモリの構造。実施例を
第１図に示す。第１図（ａ）、（ｂ）は表面に設けられ
たワード線３６に沿った断面図である。第１図（ａ）は
表面配線構造、第１図（ｂ）は絶縁物分離を用いた構造
である。第４図の説明で述べたように、第４図（ａ）で
はｎ基板３３とゲート領域３４間にパンチスルー電流が
流れ易いので、ゲートにあまり高い電圧を加えることが
できず、書き込み効率が悪い。その欠点を克服した構造
が、第１図（ｂ）である。第１図では、蓄積セル領域４
０が表面に接して設けられているが、表面から分離して
設けてもよいことは勿論である。ｐ^＋領域４０は周囲の
ｐ⁻領域３２より、正孔に対するエネルギは低い状態で
あるから、ビット線３１から送り込まれた正孔は殆んど
すべてこの蓄積セルに流れ込む。蓄積セル領域４０が設
けられていることから、キャリアの蓄積効率がよく、リ
フレッシュの時間間隔も長く設定できる。第１図の不揮
発性メモリの動作は、第４図は殆んど同様である。

第１図の半導体メモリは絶縁層３５中に、Ａｌ、Ｍｏな
どの金属もしくは、ポリシリコンなどの浮遊ゲート３７
が設けられた構造になっている。浮遊ゲート電極下の絶
縁層の厚さは、１０００Å〜２０００Å程度、もしくは
それより厚くてもまた薄くてもよい。ｐ⁻領域３２はｎ
^＋ｐ⁻接合の拡散電位により殆んど完全に空乏層になっ
ており、ｐ^＋領域３１から浮遊ゲートに向かってホール
に対する電位障壁が生じている。３６はゲート領域３４
に接続されている低抵抗ポリシリコンなどによるワード
線、３１はｐ^＋埋め込み領域であるビット線であり、図
中垂直方向に走っている。３１と３４の間、すなわち３
１と３６の間に高い電圧を加えてなだれを起すと、ｐ⁻
領域中になだれで誘起された電子のうち高いエネルギー
を持ったものが絶縁層を越えて浮遊ゲートに蓄積され
る。ワード線３６に高い正電圧を加えるのであるから、
浮遊ゲート３７の下の絶縁層に高い電界が加わって、電
子は効率よく浮遊ゲートに注入される。なだれにより生
じたキャリア、この場合は電子が効率よく浮遊ゲートに
注入されるためには、浮遊ゲートと半導体の間の電界が
できるだけ大きくなるよう配慮する必要がある。電圧が
除かれると浮遊ゲートのまわりはすべて高抵抗の酸化膜
などの絶縁層で覆われているから、蓄積された電子はそ
のまま保持される。それに対応して表面電位は負で大き
くなるから、対応する量のホールが表面近傍に蓄積され
る。電源が切れてもこの状態は保持される。読み出し時
にはｎ^＋領域３４すなわちワード線に順方向電圧すなわ
ちこの場合には負電圧を加えてホールに対する電位障壁
を引き下げ、同時にビット線３１にもある程度の負電圧
を加えればよい。データの消去は、紫外線照射などでも
よいし、ワード線に高い電圧を加えてストアされた電子
を除去することもできる。しかし、第１図（ａ）の例で
は、ゲート領域３４に高い電圧を加えると、基板３３と
の間にパンチスルー電流が流れるなどのことがあるた
め、浮遊ゲートへのキャリアの注入が効率よく行われな
いという欠点を有している。

ゲート領域と基板の間のパンチスルー電流が流れないよ
うにしたメモリセルの構造例を第１図（ｂ）に示す。第
１図（ｂ）は、ワード線に沿った断面図である。メモリ
アレイはこうしたメモリセルをマトリックス状に構成し
て作られる。第１図（ｂ）は、各メモリセル間の分離が
絶縁物分離３９で行われた場合を示している。第１図
（ｂ）において、３１はビット線、３２はチャンネル及
び電荷蓄積領域、３３は基板、３４はゲート、３５はＳ
ｉＯ_２等の絶縁物、３６はワード線、３７は浮遊ゲー
ト、３８は高抵抗領域、３９はポリシリコンなどの絶縁
物である。各領域の不純物密度は、それぞれ、３１は10
₁₈〜10²¹cm^-3、３２は10¹¹〜10¹⁵cm^-3、３４は10¹⁷〜10
²¹cm^-3、３８は10¹¹〜10¹⁶cm^-3程度である。高抵抗領域
３８はビット線の容量を小さくして書き込み、読み出し
を速くするための領域であり、ｎ⁻でもｐ⁻でもよい。
又、書き込み、読み出し速度が少々遅くてもよい場合に
は、この領域は設けなくてもよい。又、第１図（ｂ）
で、浮遊ゲートの下のビット線を一部突起状にしている
が、これはなだれによる浮遊ゲートへの電子の注入を効
率よくし、書き込み、読み出しを速くするために設けた
のであって、必ずしも設けなくてもよい。動作を簡単に
説明する。ワード線とビット線の間に逆方向電圧、この
場合にはワード線に高い正電圧を印加し、ゲート３４と
チャンネル３２の間になだれを起す。こきとき、浮遊ゲ
ートの下の絶縁層中にも高い電界が印加されるから、な
だれによって励起された高いエネルギを持つ電子は浮遊
ゲート３７に効率よく注入され、浮遊ゲートは負に帯電
する。データを書き込まないメモリセルはビット線をあ
る程度正電圧に上げればなだれが起らず浮遊ゲートは負
に帯電しない。所定の浮遊ゲートを負に帯電させた後、
ワード線の順方向電圧例えば−０．５Ｖを印加すると、
チャンネル中の電位障壁が引き下げられて、負に帯電し
た浮遊ゲートのメモリセルの所にだけ、ホールが流れ込
み、ゲート３４、電位障壁、表面の間に囲まれた蓄積領
域にホールが蓄積される。読み出し時は、ワード線に順
方向電圧を印加し、同時にビット線に負電圧を印加す
る。蓄積領域に蓄積されたホールがビット線に流れて電
流が検出される。このメモリは、不揮発性ではあるが、
サイクルタイムごとにワード線に順方向電圧を加えて、
ホールを蓄積し直す必要がある。

本発明の不揮発性半導体メモリの構造が、第１図に示さ
れるものに限らないことは勿論である。導電型をまった
く反転したものでもよいし、メモリセルの形状も、円に
限らず矩形でも楕円でも、またその他の形でもよい。基
板は、半導体基板でも絶縁物基板でもよい。又、厚い基
板である必要はなく、シート状の半導体上に構成されて
もかまわない。ゲート領域も、ここでは接合型で示した
が、ショットキー型でもＭＯＳ型、ＭＩＳ型でもよい。
要するに、表面近傍に高不純物密度領域よりなる蓄積セ
ルを設けて、ビット線からキャリアを流し込んで、蓄積
セルにキャリアを効率よく蓄積し、キャリアの流出、流
入がチャンネル中にゲートにより作られる電位障壁を介
して行なわれる構造のものであればよいわけである。キ
ャリアの蓄積は、高不純物密度領域である蓄積セルで行
なわれるから、ごくわずかな領域で多量のキャリアを蓄
積することができる。半導体メモリアレイは、こうした
メモリセルをマトリックス状に構成して実現する。

本発明の半導体メモリは、従来公知の選択拡散、イオン
打ち込み技術、結晶成長技術、選択成長技術、各種ウェ
ットもしくはドライの選択エッチング技術、ＣＶＤ技
術、スパッタリング技術等を用いることにより製造でき
る。

（発明の効果）本発明は、極めて集積度が高くできる電荷結合型メモリ
に相当するメモリを各ビット線に隣接して設けられた電
位障壁を越えてキャリアを注入する静電誘導トランジス
タの概念を発展させて構成したものであり、殆んど半導
体バルクの伝導特性を利用している上にワード線、ビッ
ト線の抵抗、静電容量を充分減少させているので書き込
み読み出しが高速で行なわれる上に、蓄積領域として蓄
積セルを含んでいることから蓄積効率がよく、従来のも
のより同一の電荷量蓄積に対してより集積度が高くでき
る特徴を有しており、高速、低電力、大容量化不揮発性
半導体メモリを思考している半導体工業界への寄与は極
めて高く、この工業的価値は顕著である。

【図面の簡単な説明】

第１図（ａ）及び（ｂ）は本発明の不揮発性半導体メモ
リの構造例、第２図（ａ）乃至（ｅ）、第３図は従来型
ダイナミックＲＡＭの構造例、第４図（ａ）乃至（ｃ）
は従来型不揮発性半導体メモリの構造例である。

Claims

【特許請求の範囲】

【請求項１】ｎ基板の一主表面上に設けられた基板とは
反対導電型のｐ型高抵抗領域、前記基板と反対導電型の
高抵抗領域の境界に設けられたｐ^＋領域よりなるビット
線領域、半導体表面に設けられたゲート及びワード線領
域、半導体表面近傍にワード線領域によって囲まれるよ
うに設けられた前記ビット線領域と同導電型高不純物密
度領域よりなる蓄積セルとなる領域を有し、かつワード
線と半導体表面の間に介在する絶縁物中に前記ビット線
と対向する位置で前記蓄積セルとの間に浮遊ゲートを設
けた不揮発性メモリセルを所要本数のワード用列線及び
所要本数のビット用行線の行列線の少なくとも一部に含
んだことを特徴とする静電誘導型不揮発性半導体メモ
リ。
【請求項２】前記ゲート領域をビット線領域とは反対導
電型の高不純物密度領域、もしくはショットキー電極、
もしくはＭＩＳ型電極のいずれかにしたことを特徴とす
る前記特許請求の範囲第１項記載の静電誘導型不揮発性
半導体メモリ。
【請求項３】ビット線領域と基板領域との間に静電容量
を減少させるべく高抵抗領域を設けたことを特徴とする
前記特許請求の範囲第１項記載の静電誘導型不揮発性半
導体メモリ。
【請求項４】絶縁性基板上に前記メモリセルを配置する
べく構成したことを特徴とする前記特許請求の範囲第１
項記載の静電誘導型不揮発性半導体メモリ。