JPS62274779A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62274779A JPS62274779A JP11946586A JP11946586A JPS62274779A JP S62274779 A JPS62274779 A JP S62274779A JP 11946586 A JP11946586 A JP 11946586A JP 11946586 A JP11946586 A JP 11946586A JP S62274779 A JPS62274779 A JP S62274779A
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- Japan
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- semiconductor integrated
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- Pending
Links
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
１］産業上の利用分野〕
本発明は、半導体集積回路装置に関する。
Ｃ従来の技術〕
従来、ＭＯＳトラジスタを用いた半導体集積回路装置に
おいて□は、界面電荷、界面状態の最小値を示す結晶軸
方位である（１００）面、（５１１）面等の基板を採用
していた。
おいて□は、界面電荷、界面状態の最小値を示す結晶軸
方位である（１００）面、（５１１）面等の基板を採用
していた。
近年、高集積化を実現する方法の１つとして、溝分離法
が検討されているが、結晶軸については、従来通り（１
００）面等が用いられている。
が検討されているが、結晶軸については、従来通り（１
００）面等が用いられている。
上述した従来の半導体集積回路装置では、主表面に設け
られている溝が、エツチングし条件、埋込み条件等の必
要から、結晶主軸面に対し、種々の角度ともつ。この場
合、従来通り（１００）面分採用した場合、（１００）
面と溝側面での界面電界、界面状態等を比較すると、（
１００）面の方が常に小さい。従って、ｎチャンネルＭ
ＯＳトランジスタを形成した場合、主軸面でのしきい値
電圧■工は、７１４＠面でのしきい値電圧■アに対して
常に低くなり、低電導領域（サブ・スレッショールド領
域〉での漏れ電流の増大等を招き、著しい特性劣化をも
たらすという欠点があった。
られている溝が、エツチングし条件、埋込み条件等の必
要から、結晶主軸面に対し、種々の角度ともつ。この場
合、従来通り（１００）面分採用した場合、（１００）
面と溝側面での界面電界、界面状態等を比較すると、（
１００）面の方が常に小さい。従って、ｎチャンネルＭ
ＯＳトランジスタを形成した場合、主軸面でのしきい値
電圧■工は、７１４＠面でのしきい値電圧■アに対して
常に低くなり、低電導領域（サブ・スレッショールド領
域〉での漏れ電流の増大等を招き、著しい特性劣化をも
たらすという欠点があった。
本発明の目的は、溝分離分離法を用いても低電導領域で
の漏れ電流の増大を抑制することのできる半導体集積回
路装置を堤供することにある。
の漏れ電流の増大を抑制することのできる半導体集積回
路装置を堤供することにある。
本発明の半導体集積回路装置は、主面が（１１１）面で
ある半導体基板の素子頭載を分離するための溝と、該溝
を埋める絶縁膜のと、前記素子領域内に形成された絶縁
ゲートを電界効果トランジスタとを含んで構成される。
ある半導体基板の素子頭載を分離するための溝と、該溝
を埋める絶縁膜のと、前記素子領域内に形成された絶縁
ゲートを電界効果トランジスタとを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ′断面図である。
Ａ−Ａ′断面図である。
主面が（１，１１）面であるｐ型シリコン基板１の不活
性領域は、溝が形成され、熱酸化による酸化シリコン３
が形成され、埋込み材としてＣＶＤ酸化シリコン膜４が
形成されており、活性領域にはゲート酸化膜２が成長さ
れ、多結晶シリコンのゲート電極５が両領域を横断して
いる６ゲート電極らの両側にソース、ドレインとなるｎ
＋拡散層８．９が設けられている。結晶方位として（１
００）面を用いた場合は、溝側面部６に形成されるチャ
ネル部のしきい値電圧■７の方が本来のチャネル部７の
しきい値電圧■７の方が本来のしきい値電圧に比して低
くなり、ソース・ドレイン間の漏れを発生する。
性領域は、溝が形成され、熱酸化による酸化シリコン３
が形成され、埋込み材としてＣＶＤ酸化シリコン膜４が
形成されており、活性領域にはゲート酸化膜２が成長さ
れ、多結晶シリコンのゲート電極５が両領域を横断して
いる６ゲート電極らの両側にソース、ドレインとなるｎ
＋拡散層８．９が設けられている。結晶方位として（１
００）面を用いた場合は、溝側面部６に形成されるチャ
ネル部のしきい値電圧■７の方が本来のチャネル部７の
しきい値電圧■７の方が本来のしきい値電圧に比して低
くなり、ソース・ドレイン間の漏れを発生する。
本発明では、ρ型シリコン基板１の面方位として（１１
１）面を採用しているため、主表面に対し、種々の角度
を形成する溝に対しても、チャネル部７のしきい値電圧
Ｖ丁を最小にできる。
１）面を採用しているため、主表面に対し、種々の角度
を形成する溝に対しても、チャネル部７のしきい値電圧
Ｖ丁を最小にできる。
第２図は低電導領域におけるドレイン電流のゲート電圧
依存性を示す特性図である。
依存性を示す特性図である。
第２図には結晶方位（１００）面の半導体基板を用いた
試料（従来品〉と結晶方位（１１１）面の半導体基板を
用いた試料（本発明品）を比較して示した。（１００）
面を用いた試料では溝部の低しきい値電圧領域での漏れ
が発生しているが、（１１１）面を用いた試料では、溝
分離法を用いた場合でも、漏れ電流異常等の特性劣化を
完全に抑えることができることが示された。
試料（従来品〉と結晶方位（１１１）面の半導体基板を
用いた試料（本発明品）を比較して示した。（１００）
面を用いた試料では溝部の低しきい値電圧領域での漏れ
が発生しているが、（１１１）面を用いた試料では、溝
分離法を用いた場合でも、漏れ電流異常等の特性劣化を
完全に抑えることができることが示された。
以上説明したように、本発明は、溝分離法による素子間
分離を用いている半導体集積回路において、主面の結晶
方位が（１１１）面である半導体基板を用いたので、漏
れ電流異常等の特性劣化を抑制することがきるという効
果がある。
分離を用いている半導体集積回路において、主面の結晶
方位が（１１１）面である半導体基板を用いたので、漏
れ電流異常等の特性劣化を抑制することがきるという効
果がある。
第１図（ａ＞、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ′線断面図、第２図は低電導領域におけるドレイ
ン電流のゲート電圧依存制を示す特性図である。 １・・・ｐ型シリコン基板、２・・・ゲート酸化膜、３
・・・酸化シリコン膜、４・・・ＣＶＤ酸化シリコン膜
、５・・・ゲート電極、６・・・溝側面部、７・・・チ
ャネル部、８．９・・・ｎ＋拡散層、１０・・・溝分離
領域。 代理人 弁理士 内 原 晋 、７；−、・′ ＄１図
Ａ−Ａ′線断面図、第２図は低電導領域におけるドレイ
ン電流のゲート電圧依存制を示す特性図である。 １・・・ｐ型シリコン基板、２・・・ゲート酸化膜、３
・・・酸化シリコン膜、４・・・ＣＶＤ酸化シリコン膜
、５・・・ゲート電極、６・・・溝側面部、７・・・チ
ャネル部、８．９・・・ｎ＋拡散層、１０・・・溝分離
領域。 代理人 弁理士 内 原 晋 、７；−、・′ ＄１図
Claims (1)
- 主面が（１１１）面である半導体基板の素子領域を分離
するための溝と、該溝を埋める絶縁膜と、前記素子領域
内に形成された絶縁ゲート電界効果トランジスタとを含
むことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11946586A JPS62274779A (ja) | 1986-05-23 | 1986-05-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11946586A JPS62274779A (ja) | 1986-05-23 | 1986-05-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62274779A true JPS62274779A (ja) | 1987-11-28 |
Family
ID=14762009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11946586A Pending JPS62274779A (ja) | 1986-05-23 | 1986-05-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62274779A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698868A (en) * | 1980-01-09 | 1981-08-08 | Nec Corp | Semiconductor device |
| JPS56107573A (en) * | 1981-01-07 | 1981-08-26 | Matsushita Electronics Corp | E/d mos type semiconductor device |
| JPS5861672A (ja) * | 1981-10-09 | 1983-04-12 | Nec Corp | 絶縁ゲ−ト型電界効果半導体集積回路装置およびその製造方法 |
-
1986
- 1986-05-23 JP JP11946586A patent/JPS62274779A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698868A (en) * | 1980-01-09 | 1981-08-08 | Nec Corp | Semiconductor device |
| JPS56107573A (en) * | 1981-01-07 | 1981-08-26 | Matsushita Electronics Corp | E/d mos type semiconductor device |
| JPS5861672A (ja) * | 1981-10-09 | 1983-04-12 | Nec Corp | 絶縁ゲ−ト型電界効果半導体集積回路装置およびその製造方法 |
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