JPS62272599A - 電子装置 - Google Patents
電子装置Info
- Publication number
- JPS62272599A JPS62272599A JP61114593A JP11459386A JPS62272599A JP S62272599 A JPS62272599 A JP S62272599A JP 61114593 A JP61114593 A JP 61114593A JP 11459386 A JP11459386 A JP 11459386A JP S62272599 A JPS62272599 A JP S62272599A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- electronic device
- conductive shield
- wiring
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 46
- 239000010410 layer Substances 0.000 description 24
- 230000005684 electric field Effects 0.000 description 10
- 230000005611 electricity Effects 0.000 description 10
- 230000003068 static effect Effects 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体装置を内蔵する電子装置に適用して有
効な技術に関するものである。
効な技術に関するものである。
中央処理装置の入出力端末装置に着脱可能なカード状磁
気記録部材、例えば、キャッシュカード、電話カード等
のカードが頻繁に使用されている。
気記録部材、例えば、キャッシュカード、電話カード等
のカードが頻繁に使用されている。
このカードは、一般的に、磁気記録する磁性表面層を設
けた読出専用の不揮発性記憶機能を有するものである。
けた読出専用の不揮発性記憶機能を有するものである。
この種のカードは、磁性表面層の面積及び磁性体の高密
度化に限界があるので情報量が少ない。
度化に限界があるので情報量が少ない。
そこで1例えば、マイクロコンピュータや電気的消去型
不揮発性記憶機能等の半導体装置を内蔵する電子装置の
実用化開発が進められている。この電子装置は、マイク
ロコンピュータや不揮発性記憶機能を構成する半導体チ
ップを高集積化できるので、情報量を多くすることがで
きる、また。
不揮発性記憶機能等の半導体装置を内蔵する電子装置の
実用化開発が進められている。この電子装置は、マイク
ロコンピュータや不揮発性記憶機能を構成する半導体チ
ップを高集積化できるので、情報量を多くすることがで
きる、また。
電子装置は、独立に情報処理を行えるので、中央処理装
置と入出力端末装置との通信回線が低減できる等の特徴
を有している。
置と入出力端末装置との通信回線が低減できる等の特徴
を有している。
しかしながら、かかる技術を検討した結果、前記電子装
置では、それを入出力端末装置に着脱して使用する使用
時等に、摩擦等によって生ずる静電気によって、その内
部における半導体装置が破損されてしまうおそれがある
という問題点を見い出した。
置では、それを入出力端末装置に着脱して使用する使用
時等に、摩擦等によって生ずる静電気によって、その内
部における半導体装置が破損されてしまうおそれがある
という問題点を見い出した。
本発明の目的は、半導体装置を内臓する電子装置におい
て、使用時等における摩擦等により静電気が発生しても
半導体装置の破損を防止することができる技術を提供す
ることにある。
て、使用時等における摩擦等により静電気が発生しても
半導体装置の破損を防止することができる技術を提供す
ることにある。
本発明の他の目的は、半導体装置を内臓する電子装置を
高電界中に置いても、半導体装置の破損を防止すること
ができる技術を提供することにある。
高電界中に置いても、半導体装置の破損を防止すること
ができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は1本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体装置と、少なくともその半導体装置搭
載部分以外の部分表面に、導電性シールド層が絶縁層を
介在させて設けられた配線基板とを具備した電子装置で
ある。
載部分以外の部分表面に、導電性シールド層が絶縁層を
介在させて設けられた配線基板とを具備した電子装置で
ある。
(作用〕
前記した手段によれば、摩擦・等による静電気が導電性
シールド層によって遮へいされるので、半導体装置の高
電界によるような破損を防止できる。
シールド層によって遮へいされるので、半導体装置の高
電界によるような破損を防止できる。
以下、本発明を一実施例とともに説明する。
なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
第1図は、本発明を集積回路(IC)カードに適用した
実施例Iの電子装置の概略構成を示す斜視図。
実施例Iの電子装置の概略構成を示す斜視図。
第2図は、第1図に示す上下保護カバーをはずした平面
図。
図。
第3図は、第1図に示す■−■切断線における断面図、
第4図は、第1図に示す半導体装置の概略構成を示す斜
視図である。
視図である。
第1図乃至第3図において、1はカード状ノ電子装置で
あり、その本体は上保護カバーIA及び下保護カバーI
Bで覆われている。そして、前記電子装置llは、その
内部に配線基板3を持ち、その配線基板3上に半導体装
′r12が実装されている。
あり、その本体は上保護カバーIA及び下保護カバーI
Bで覆われている。そして、前記電子装置llは、その
内部に配線基板3を持ち、その配線基板3上に半導体装
′r12が実装されている。
配線基板3には、第2図に示すように、前記半導体装置
2の塔載部3Aが設けられている。また。
2の塔載部3Aが設けられている。また。
配線基板3には、前記半導体装!8!2のグランド(以
下GNDという)用又は電源電圧(以下VcCという)
用のリードと電気的に接続されているGND用又はV
c c用の配線4A及び信号用配線4Bが設けられてい
る。このGND用又はVce用の配a4とともに、(a
号用配線4Bには、外部装置の接点と接続するための配
線端子4Cと結合されている。そして、前記搭載部3A
を除く配線基板3のGND用又はVce用の配線4A及
び信号用配線4Bの上のハツチングで示すような部分上
には、レジスト等からなる絶縁層5が成形されている。
下GNDという)用又は電源電圧(以下VcCという)
用のリードと電気的に接続されているGND用又はV
c c用の配線4A及び信号用配線4Bが設けられてい
る。このGND用又はVce用の配a4とともに、(a
号用配線4Bには、外部装置の接点と接続するための配
線端子4Cと結合されている。そして、前記搭載部3A
を除く配線基板3のGND用又はVce用の配線4A及
び信号用配線4Bの上のハツチングで示すような部分上
には、レジスト等からなる絶縁層5が成形されている。
このtre、m層5の所定位置には、配線4Aの一部を
露出するように、三角状の切り欠き部5Aが設けられて
いる。
露出するように、三角状の切り欠き部5Aが設けられて
いる。
前記配線4及び絶縁層5は、必要に応じて第3図に示す
ように、配線基板3の表裏に設けられている。
ように、配線基板3の表裏に設けられている。
そして、前記切り欠き部5Aを含む絶縁層5の上には1
例えば、金(Au)、アルミニウム(AI)等から成る
導電性シールド層6が設けられている。
例えば、金(Au)、アルミニウム(AI)等から成る
導電性シールド層6が設けられている。
すなわち、前記絶縁層5に切り欠き部5Aが設けられて
いることにより、前記配線基板3のGND用又はVce
用の配置14Aと導電性シールド層6が電気的に接合さ
れる。そして、GND用又はVce用の配線4を介して
導電性シールド層6と配線端子4Cが電気的に接合され
ることにより、導電性シールド層6と外部装置の接点と
接続することが可能になる。
いることにより、前記配線基板3のGND用又はVce
用の配置14Aと導電性シールド層6が電気的に接合さ
れる。そして、GND用又はVce用の配線4を介して
導電性シールド層6と配線端子4Cが電気的に接合され
ることにより、導電性シールド層6と外部装置の接点と
接続することが可能になる。
なお、配線基板3の表裏両面のGND用又はVce用の
配@4A及び信号用配!!i!413は、例えば。
配@4A及び信号用配!!i!413は、例えば。
スルーホール4Dなどで電気的に接続されている。
また、第3図では図示していないが、下ff1Sの導電
性シールド層6は、上部の導電性シールド層6と同様に
絶縁M5が切れている部分で下部の導電性シールド層6
も電気的にGND用又はVCe用の配線4Aと接続され
ている。
性シールド層6は、上部の導電性シールド層6と同様に
絶縁M5が切れている部分で下部の導電性シールド層6
も電気的にGND用又はVCe用の配線4Aと接続され
ている。
また、前記半導体装置2は、第4図に示すような半導体
装置を用いる。この半導体装置2は、例えば、金(Au
)、アルミニウム(AI)等から成る導電性シールド膜
7がそのパッケージ2″の表面に設けられたものであり
、その導電性シールド膜7の端子7Aが半導体装置2の
GND又はvcc用リード2Aにボンディングワイヤ等
で電気的に接続される。
装置を用いる。この半導体装置2は、例えば、金(Au
)、アルミニウム(AI)等から成る導電性シールド膜
7がそのパッケージ2″の表面に設けられたものであり
、その導電性シールド膜7の端子7Aが半導体装置2の
GND又はvcc用リード2Aにボンディングワイヤ等
で電気的に接続される。
以上の説明かられかるように、この実施例Iによれば、
次の効果を奏する。
次の効果を奏する。
(1)配線基板3の半導体装置2の搭載部3A以外の部
分表面に、導電性シールド層6を絶縁層5を介在して設
けたことにより、電子装置1に静電気が与えられてしま
っても、この静電気が導電性シールド層6及びGND又
はVce用の配置4Aの配線端子4Cを介して外部装置
の接点に流される。その結果として、電子装置1は高電
界とならないので、半導体装置2の破損を防止すること
ができる。
分表面に、導電性シールド層6を絶縁層5を介在して設
けたことにより、電子装置1に静電気が与えられてしま
っても、この静電気が導電性シールド層6及びGND又
はVce用の配置4Aの配線端子4Cを介して外部装置
の接点に流される。その結果として、電子装置1は高電
界とならないので、半導体装置2の破損を防止すること
ができる。
(2)半導体装置2のパッケージ2′の表面上に。
導電性シールド膜7を設けたことにより、半導体装置2
に静電気が帯電しても、それが導電性シールド膜7の端
子7Aを介して半導体装@2のGND又はVce用のリ
ード2Aに流される。すなわち、半導体装IF2に静電
気が帯電しないようにすることができるので、半導体装
1f!2の破損を防止することができる。
に静電気が帯電しても、それが導電性シールド膜7の端
子7Aを介して半導体装@2のGND又はVce用のリ
ード2Aに流される。すなわち、半導体装IF2に静電
気が帯電しないようにすることができるので、半導体装
1f!2の破損を防止することができる。
(3)前記(1)及び(2)により、電子装置1の製作
中における摩擦等によって発生する19電気等の高電界
に対しても半導体装ti!2を破損から保護することが
できるので、電子装置1の製造歩留りが向上する。
中における摩擦等によって発生する19電気等の高電界
に対しても半導体装ti!2を破損から保護することが
できるので、電子装置1の製造歩留りが向上する。
(4)前記(1)乃至(3)により、使用時に高電界か
ら半導体装置2を保護することができるので電子装置!
lの信頼性が向上する。
ら半導体装置2を保護することができるので電子装置!
lの信頼性が向上する。
第5図は1本発明の実施例■をICカードに適用した電
子装置の要部の構成を示す断面図である。
子装置の要部の構成を示す断面図である。
本実施例■の電子装置は、第5図に示すように、前記実
施例Iの配線基板3の配線4A及び4Bに。
施例Iの配線基板3の配線4A及び4Bに。
フラット・プラスチック・パッケージ型の半導体装!2
のリードを載・置して、電気的に接続し、その上に、絶
I#CyIj5及び導電性シールド層6を配線基板3の
表裏両面の全面に設けた構造としたものである。
のリードを載・置して、電気的に接続し、その上に、絶
I#CyIj5及び導電性シールド層6を配線基板3の
表裏両面の全面に設けた構造としたものである。
このように構成することにより、半導体装置2の全域に
加わる高電界に対して、シールドが有効となるので、前
記実施例Iのものよりも高電界に対して半導体装置2を
より完全に防護することができる。
加わる高電界に対して、シールドが有効となるので、前
記実施例Iのものよりも高電界に対して半導体装置2を
より完全に防護することができる。
第6図は1本発明の実施例■をICカードに適用した一
電子装置の要部の構成を示す断面図である。
電子装置の要部の構成を示す断面図である。
本実施例■の電子装置は、第6図に示すように。
前記実施例■の半導体装置をワイヤ・ボンディング方式
の半導体装置を用いたものであり、半導体チップ2Bを
ボンディングワイヤ2Cで電気的に配線4A及び4Bと
接続してレジン等の封止材2Dでモールドし、その上に
絶縁層5及び導電性シールド層6を配線基板3の表裏両
面の全面に設けた構造としたものである。
の半導体装置を用いたものであり、半導体チップ2Bを
ボンディングワイヤ2Cで電気的に配線4A及び4Bと
接続してレジン等の封止材2Dでモールドし、その上に
絶縁層5及び導電性シールド層6を配線基板3の表裏両
面の全面に設けた構造としたものである。
このように構成することにより、半導体装置の全域に加
わる高電界に対してシールドが有効になるので、前記実
施例■のものよりも高電界に対して半導体装置をより完
全に防護することができる。
わる高電界に対してシールドが有効になるので、前記実
施例■のものよりも高電界に対して半導体装置をより完
全に防護することができる。
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変形可能であること
はいうまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変形可能であること
はいうまでもない。
例えば、前記実施例では、ICカードに本発明を適用し
た例で説明したが、本発明は、電子時計。
た例で説明したが、本発明は、電子時計。
?l!卓、ゲームカセット等の電子装置にも適用するこ
とができる。
とができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
(1)半導体v&固と、少なくともその半導体装置搭載
部分以外の部分表面に、導電性シールド層が絶縁属を介
して設け・られた配線基板とを具備したことにより、電
子装置に静電気が作用されても。
部分以外の部分表面に、導電性シールド層が絶縁属を介
して設け・られた配線基板とを具備したことにより、電
子装置に静電気が作用されても。
その静電気を導電性シールド灼かGND又はVce用の
配線の配線端子を介して外部装置の接点に流すことがで
きるので、高電界による半導体装置の破損を防止するこ
とができる。
配線の配線端子を介して外部装置の接点に流すことがで
きるので、高電界による半導体装置の破損を防止するこ
とができる。
(2)前記(1)l:、より、製作中における摩擦等に
よって発生する静電気等の高電界によって半導体装置を
破損することがないので、ffi子装置の歩留りが向上
することができる。
よって発生する静電気等の高電界によって半導体装置を
破損することがないので、ffi子装置の歩留りが向上
することができる。
(3)前記(1)及び(2)により、使用時に高ffi
界から防護する゛ことができるので電子装置の信頼性が
向上することができる。
界から防護する゛ことができるので電子装置の信頼性が
向上することができる。
第1図は、本発明をICカードに適用した実施例■の電
子装置の概略構成を示す斜視図。 第2図は、第1図に示す上下保護カバーをはずした平面
図、 第3図は、第1図に示す■−■切断線における断面図。 第4図は、第1図に示す半導体装置の概略構成を示す斜
視図、 第5図は、本発明をICカードに適用した実施例■の電
子装置の要部の構成を示す断面図、第6図は1本発明を
ICカードに適用、した実施例■の電子装置の要部の構
成を示す断面図である。 図中、1・・・電子装置、2・・・半導体装1i1.2
A・・・GND又はVcc用リード、2B・・・半導体
チップ。 3・・・配線基板、3A・・・搭載部、4A・・・GN
D又はVce用の配線、4B・・・信号用配線、4C・
・・配線端子、4D・・・スルーホール、5・・・絶縁
層、5A・・・切り欠き部、6・・・導電性シールド層
、7・・・導電性シールド膜である。 /B ff+ 第 2 図 第 3 図 第 4 図 A 第 5 図 第 6 図
子装置の概略構成を示す斜視図。 第2図は、第1図に示す上下保護カバーをはずした平面
図、 第3図は、第1図に示す■−■切断線における断面図。 第4図は、第1図に示す半導体装置の概略構成を示す斜
視図、 第5図は、本発明をICカードに適用した実施例■の電
子装置の要部の構成を示す断面図、第6図は1本発明を
ICカードに適用、した実施例■の電子装置の要部の構
成を示す断面図である。 図中、1・・・電子装置、2・・・半導体装1i1.2
A・・・GND又はVcc用リード、2B・・・半導体
チップ。 3・・・配線基板、3A・・・搭載部、4A・・・GN
D又はVce用の配線、4B・・・信号用配線、4C・
・・配線端子、4D・・・スルーホール、5・・・絶縁
層、5A・・・切り欠き部、6・・・導電性シールド層
、7・・・導電性シールド膜である。 /B ff+ 第 2 図 第 3 図 第 4 図 A 第 5 図 第 6 図
Claims (1)
- 【特許請求の範囲】 1、半導体装置と、少なくともその半導体装置搭載部分
以外の部分表面に、導電性シールド層が絶縁層を介して
設けられた配線基板とを具備したことを特徴とする電子
装置。 2、前記半導体装置は、そのパッケージ表面の所定位置
に導電性シールド層が設けられて成ることを特徴とする
特許請求の範囲第1項記載の電子装置。 3、前記導電性シールド層は、配線基板の表裏全体に絶
縁層を介して設けられて成ることを特徴とする特許請求
の範囲第1項記載の電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61114593A JPS62272599A (ja) | 1986-05-21 | 1986-05-21 | 電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61114593A JPS62272599A (ja) | 1986-05-21 | 1986-05-21 | 電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62272599A true JPS62272599A (ja) | 1987-11-26 |
Family
ID=14641740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61114593A Pending JPS62272599A (ja) | 1986-05-21 | 1986-05-21 | 電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62272599A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6322798U (ja) * | 1986-07-30 | 1988-02-15 | ||
JPS63201399U (ja) * | 1987-06-17 | 1988-12-26 | ||
JPS63201398U (ja) * | 1987-06-17 | 1988-12-26 | ||
JPS63201400U (ja) * | 1987-06-17 | 1988-12-26 | ||
JPH01218099A (ja) * | 1988-02-26 | 1989-08-31 | Matsushita Electric Ind Co Ltd | プリント基板 |
JPH01175881U (ja) * | 1988-06-03 | 1989-12-14 | ||
JPH0410295A (ja) * | 1990-04-26 | 1992-01-14 | Mitsubishi Electric Corp | 携帯型半導体記憶装置 |
JP2008181689A (ja) * | 2007-01-23 | 2008-08-07 | Funai Electric Co Ltd | 電子機器 |
-
1986
- 1986-05-21 JP JP61114593A patent/JPS62272599A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6322798U (ja) * | 1986-07-30 | 1988-02-15 | ||
JPH0227596Y2 (ja) * | 1986-07-30 | 1990-07-25 | ||
JPS63201399U (ja) * | 1987-06-17 | 1988-12-26 | ||
JPS63201398U (ja) * | 1987-06-17 | 1988-12-26 | ||
JPS63201400U (ja) * | 1987-06-17 | 1988-12-26 | ||
JPH01218099A (ja) * | 1988-02-26 | 1989-08-31 | Matsushita Electric Ind Co Ltd | プリント基板 |
JPH01175881U (ja) * | 1988-06-03 | 1989-12-14 | ||
JPH0410295A (ja) * | 1990-04-26 | 1992-01-14 | Mitsubishi Electric Corp | 携帯型半導体記憶装置 |
JP2008181689A (ja) * | 2007-01-23 | 2008-08-07 | Funai Electric Co Ltd | 電子機器 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6906396B2 (en) | Magnetic shield for integrated circuit packaging | |
TW471144B (en) | Method to prevent intrusions into electronic circuitry | |
JP3717937B2 (ja) | 多重半導体ダイを搭載したパッケージ | |
US6271582B1 (en) | Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die | |
KR940003375B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US4860087A (en) | Semiconductor device and process for producing the same | |
US6252305B1 (en) | Multichip module having a stacked chip arrangement | |
US4264917A (en) | Flat package for integrated circuit devices | |
US5373188A (en) | Packaged semiconductor device including multiple semiconductor chips and cross-over lead | |
US5563443A (en) | Packaged semiconductor device utilizing leadframe attached on a semiconductor chip | |
US6667560B2 (en) | Board on chip ball grid array | |
EP0590986A1 (en) | Lead-on-chip inner lead bonding lead frame, bonding method and apparatus | |
US6617700B2 (en) | Repairable multi-chip package and high-density memory card having the package | |
JPS62272599A (ja) | 電子装置 | |
JP2982286B2 (ja) | データキャリア | |
JP2633249B2 (ja) | 半導体装置およびその製造方法 | |
US6797993B2 (en) | Monolithic IC package | |
JPH06183189A (ja) | Icカード用icモジュール | |
KR100235108B1 (ko) | 반도체 패키지 | |
JPH06101493B2 (ja) | プラスチツクチツプキヤリア | |
JP2796119B2 (ja) | 半導体デバイスおよびメモリモジュールデバイス | |
KR950014121B1 (ko) | 반도체 장치 | |
US6392425B1 (en) | Multi-chip packaging having non-sticking test structure | |
JPS62268694A (ja) | Icカ−ド | |
JPS6068638A (ja) | チップ−オン−ボ−ド実装基板 |