JPS62267848A - システム拡張方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データ処理システムのシステム拡張方式であって、所定
のデータ転送速度を維持するために中央処理装置（以下
ｃｐυと称する）が共通バスを通じて接続出来る入出力
装置数及び共通バス（基本バス）のバス線長が制限され
ているのに対して、前記共通バスと同一仕様で動作する
拡張バスを、アドレス変換機能を有するシステム拡張装
置を一対にして設置して接続することにより、共通バス
の総線長の拡張と、接続する入出力装置数の拡大を容易
に実現することが可能となる。

〔産業上の利用分野〕

本発明は、データ処理システムのシステム拡張方式に関
する。

例えば、現在の大規模なデータ処理システムは、通常共
通バス方式が採用されている。しかし、例えばＩＯＭＩ
Ｉ／Ｓ以上の高速データ転送を可能とする共通バスは、
その性能を維持するため共通バスに接続される入出力装
置数の制限や、共通バスの総線長が厳しく制＠（例えば
、３０〜８０ｃｍ）されている場合が大半である。

従って、アダプタ装置を介して接続される入出力装置数
を大量に接続するシステムや、アダプタ装置の共有化を
図るために共通バスの延長を必要とするシステムが、容
易に構築することが出来ないのが現状である。

より大規模データ処理システムを、より高速な共通バス
を用いて使用するために、かかるシステムが容易に構築
出来る方式の実用化が望まれている。

〔従来の技術〕

第４図は従来例を説明するシステムブロック図、第５図
はアダプタ装置内レジスタ構成例を説明するブロック図
をそれぞれ示す。

第４図はデータ処理システムのシステム構成概要を示し
、その構成ブロック図は、 データ処理をプログラムに基づき実行するＣＰＵ１と、 ＣＰＩＩＩで使用する各種プログラムや各種データを格
納する主記憶装置（以下ＭＥＭと称する）２と、基本バ
ス（共通バス）（ａ）に転出されている各入出力袋ｆｆ
４．５（１）〜５（…）に対する命令を認識して、当該
入出力装置４．５（１）〜５（情）と基本バス（ａ）間
の制御を行うアダプタ３（１）〜３（ｎ）と、格納する
データの入出力を行う入出力装置４゜５（１）〜５　（
ｍ）等から構成されている。

本例の基本バス（共通バス）（ａ）は、ＣＰＵＩに接続
されており、データ転送速度がＩＯＭＢ／Ｓ以上の高速
転送が可能なものとする。このｌ０ＨＢ／Ｓ以上の高速
転送を常に維持するためには、以下の条件が必要となる
。即ち、 １）、信号の伝播遅延を極力抑えるために、基本バス（
共通バス）（ａ）の配線長を短くする（例えば、３０〜
８０ｃｍ以内にする）。

２）、基本バス（共通バス）（ａ）の電気的（出力レベ
ル等）、物理的条件（基本バスｆａ）が短いために物理
的な接続数が制限される等）により接続負荷数（即ち、
ＣＰＵ１．−アダプタ３（１）〜３（ｎ）等）の最大数
が制限（例えば、本例の場合１６台以下）されている。

又、基本バス（ａｌに接続される各アダプタ３（１）〜
３（ｎ）は、基本バス（ａｌに対するインタフェース用
として第５図に示すような複数のレジスタを有するレジ
スタ部３Ｈｉ）を備えている。

レジスタ部３１　（ｉ）は当該アダプタ３（ｉ）の状態
を表示するステータスレジスタ、データ転送（ＤＭＡで
転送する）時のデータ転送先又はデータ転送元のアドレ
スを指示するアドレスレジスタ、当該アダプタ３（ｉ）
を動作させるための命令を指示するコマンドレジスタか
らなる基本レジスタ領域（ｄ）と、各アダプタ３（１）
〜３（ｎ）ごとで機能が異なるため、その機能に合わせ
たレジスタ（例えば、ファイル用、ディスブイ装置用等
）からなるアダプタ固有レジスタ領域（Ｑ）とから構成
されている。

尚、第５図の左側に図示している８ＸＯ’　、　　“８
Ｘ２°、　　’８Ｘ４’、　　−・・、　　’８ＸＥ’
　は格納しているアダプタアドレス例を示し、本例の場
合は各アダプタ３（１）〜３（ｎ）ごと固有のアドレス
が固定されている場合とする。

このような各アダプタ３（１）〜３（ｎ）は以下のアド
レスでアクセス可能となる。即ち、アダプタアドレスと
してはゝ８ＸＹ”でアクセスされる。

本例の場合は、システムの負荷（即ち、ＣＰＵＩ。

アダプタ３（１）〜３（ｎ）等）が最大１６台のため、
最上位の４ビツトが“８１固定となる。

又、“Ｘ”は基本バス（ａ）に接続されることで自動設
定され、′Ｙ”は当該アダプタ３（ｉ）内のレジスタの
区別を行うものである。

通常、ＣＰＩＩＩはＭｇＨ２からのプログラムに基づき
、例えばファイルに相当する入出力装置４へのデータ書
込み処理を実行する時は、入出力装置４に対応する命令
を基本バス（ａ）へ送出する。

この命令をアダプタ３（１）が入出力装置４に対するア
クセス命令であることを認識し、入出力装置４と基本バ
ス（ａｌとのデータ処理を行う。

〔発明が解決しようとする問題点〕

上述のようなデータ処理システムにおいて、例えばアダ
プタが１５台以上使用される大規模システムや、基本バ
スＴａ）の制限長を越えるような、例えばアダプタを共
有する２重化システムを構築しようとする場合、その制
限条項に厳しく拘束され、同一データ転送速度で同一機
能を有するシステム構築が出来ないと言う問題点がある
。

Ｃ問題点を解決するための手段〕 第１図は本発明の詳細な説明するブロック図を示す。

第１図の原理ブロック図は、第４図で説明した機能ブロ
ック２〜５（１）〜５　（ｍ）及び基本バス＋８）と、
システム拡張部３０に対するアドレスとして、例えば°
９ＸＹ　’　を送出する機能を具備するＣＰＵ４０と、
基本バス（ａ）と同一アドレス体系、同一仕様で動作す
る拡張バス（Ｃ）と、 基本バス（ａｌ中のアダプタアドレス′９χＹ゛から拡
張バス（Ｃ）に対応するアドレスに変換する機能を具備
するマスタシステム拡張装置１０及びスレーフシステム
拡張装置２０と、 マスタシステム拡張装置１ｏとスレーブシステム拡張装
置２０と間を所定線長を持って接続する専用バス（ｂ）
と、 拡張バス［Ｃ）と、スレーブシステム拡張装！２０と、
複数のアダプタ２０（１）〜２０　（ｎ）とを具備する
システム拡張部３０と、 複数のアダプタ２０（１）〜２０（ｎ）に対応して拡張
バフ、　（Ｃ）に接続される入出力装置６．７（１）〜
７　（ｍ）とから構成されている。

〔作用〕

ＣＰＵから予め設定されたアダプタアドレス、例えば“
９にＹ　”が基本バスに送出されると、この基本バス中
の当該アダプタアドレスを一対で設置さレルマスタシス
テム拡張装Ｒ１０及びスレーフシステム拡張装置２０で
変換して、システム拡張部に引き込み、基本バスと同一
アドレス体系、同一仕様で動作する拡張バスとして基本
バスの総線長を拡張すると共に、接続する入出力装置数
の拡大を容易に実現することが可能となる。

〔実施例〕

以下本発明の要旨を第１図〜第３図及び第５図に示す実
施例により具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明におけるアダプタアドレス判定変換の実施例を説
明する図をそれぞれ示す。尚、企図を通じて同一符号は
同一対象物を示す。

第２図のブロック図は、本実施例におけるシステム拡張
装置１０．２０の構成を主体にした構成ブロック図であ
る。

本実施例のシステム拡張装置１０．２０は、一対で構成
されており、基本バス（ａｌ側のシステム拡張装置１０
をマスタとし、拡張バス（Ｃ１側のシステム拡張装置２
０をスレーブとして動作する。

マスタシステム拡張装置１０及びスレーブシステム拡張
装置２０は、 ５本バス（ａｌ側へデータを送出するためにアクセスし
たり、基本バス［ａ）側からの転送信号を受信処理する
基本バスドライバ／レシーバ１１と、データ、アドレス
及びその他の制御信号に対してバス上の時間関係を制御
するスキュー制御部１２と、 拡張ハ刈Ｃ）側からの割込みアドレスを変換するベクタ
変換部１３と、 ＣＰｔ１４０からのアクセスに対し、システム拡張部３
゜側へのアクセスか否かを判定し、システム拡張部３０
側へのアクセスであれば、拡張用アドレスに変換するア
ダプタアドレス判定変換部１４と、割込みに関するシー
ケンス制御を行う割込み制御部１５と、 当該システム拡張装ｆｆ１Ｏ，２０のマスタ／スレーブ
判定及び専用バス（１）ｌのシーケンス制御を行う制御
部１６と、 基本バスｆａ）での線長を５〜６ｍ延長するための変換
を行う専用バス／基本バス変換部１７とから構成されて
いる。

尚、基本バス（ｉ））とは、電気的、物理的条件が異な
る一対双方向バスである。又、バス変換とは基本バスＴ
ａ）−専用バス（ｂｌ、専用バス（ｂｌ−基本バスｆａ
）の変換を意味する。

更に、マスタ／スレーブ判定とは、２つのシステム拡張
装置１０．２０のうち、どちら側がメインとなって信号
を制御するかを判定する機能ブロックであり、本実施例
では基本バス（ａ）側がマスタとなり、拡張バス（Ｃ）
側がスレーブとなる。

次に、本実施例の動作を、 （ｌｌｃＰＵ４０より拡張バスｆＣ１側をアクセスした
場合の動作、 （２）システム拡張部３０からＭＥｌ’１２をアクセス
した場合の動作、 （３）アダプタアドレス判定変換部１４の本実施例にお
ける動作、 （４）割込みを発生したアダプタアドレスをＣＰＵ４０
に通知する場合の動作に区分して説明する。

（１）：　ＣＰＵ４０より拡張バスｆＣ１側をアクセス
した場合の動作、 マスタシステム拡張装置１０内基本バスドライバ／レシ
ーバ１１で基本バス（ａ）にＣＰＵ４０から送出された
アダプタアドレスを受信し、それをアダプタアドレス判
定変換部１４でアドレス判定を行い、予め格納している
アドレスと一致した場合、システム拡張部３０側アドレ
スに変換する。

尚、もしアダプタアドレス判定変換部１４でのアドレス
判定で、アドレスが一致しない場合はマスタシステム拡
張装置１０でのアドレス変換及びスレーブシステム拡張
装置２０への信号送出は行われない。

次に、アダプタアドレス判定変換部１４で変換されたア
ドレス及びその他の信号（データ、パリティ、制御信号
等）は、基本バスｆａｌ用から専用バス（ｂｌ用に変換
され、制御部１６で作られたタイミングでスレーブシス
テム拡張装置２０へ転送される。

スレーブシステム拡張装置２０は専用バス（ｂ）からの
信号を受信後、専用バス７基本バス変換部１７で基本バ
ス（ａｌ用信号に変換再生され、スキュー制御部１２で
基本バスシーケンスに従って拡張バスｆｃ）へ信号を送
出する。

（２）：　システム拡張部３０からＭＥＭ２をアクセス
した場合の動作（ 所定アダプタ２０（ｉ）から拡張バスｆｃ）へ送出され
た信号（アドレス、データ、その他の制御信号を総称し
たもの）をスレーブシステム拡張装置２０内基本バスド
ライバ／レシーバ１１で取り込み、この信号を専用バス
／基本バス変換部１７で専用バス（ｂ）用信号に変換し
て、マスタシステム拡張装置１０へ送出する。

マスタシステム拡張装置１０は、内部の専用バス／基本
バス変換部１７で専用バス（ｂｌ用信号から基本バス（
ａ）用信号に変換再生し、内部のスキュー制御部１２で
基本パスシーケンスに従って基本バス（ａｌへ信号を送
出する。

ＣＰＵ４０はこの信号によりＭＥＭ２をアクセスして転
送されたデータ等の書込み処理を行う。

（３）：アダプタアドレス判定変換部１４の本実施例に
おける動作、 ＣＰｔ１４０から各アダプタ３（１）〜３（ｎ）に対し
て送出されるアダプタアドレスは、第５図で述べた通り
“８０Ｙ′　〜’８ＦＹ　’　までの１６通りまでしか
本実施例では許されてないものとする。

この時、基本バス（ａｌ側゛で１６通りを使用してしま
った場合、拡張バス［０１でのアダプタアドレスが重複
してしまうことになる。そこで、システム拡張部３０側
に対するアダプタアドレスとして、新たなアドレスをＣ
ＰＵ４０で割付でアクセスするようにする。

即ち、ＣＰＵ４０では°９ＸＹ　’　のアドレスをシス
テム拡張部３０側に対するアダプタアドレスとして割付
け、以下のような処理を行う。

尚、基本バス（ａ）及び拡張バス（Ｃ）でのアダプタア
ドレスの最上位４ビツトは°８°にハードウェアで固定
されているため、ＣＰＵ４０から直接“９ＸＹ　”のア
ドレスでアクセスしても各アダプタ３（１）〜３（ｎ）
は、応答を返すことが出来ない。

基本バス（ａｌにＣＰＵ４０から送出されたアダプタア
ドレス“９ＸＹ　’　をマスタシステム拡張装置１０で
引き込んだ場合、アダプタアドレス判定変換部１４は第
３図で示す如く、このアダプタアドレス“９ＸＹ゛の最
上位４ビツト　“９°　と、内部のアドレス設定値レジ
スタ１４１に予め格納されているアドレス設定値′９゛
　とをアドレスコンパレータ１４２で比較する。

アドレスコンパレータ１４２での比較が一致していれば
、ＯＫ倍信号送出され、図示してない回路からのアドレ
スストローブ信号とを八ＮＤ１４４で論理積し、アドレ
ス送出用のゲート信号ＡＧＡＴＥがＡＮＤ１４５〜１４
７の入力端子に送出される。

このゲート信号ＡＧＡ−ＴＥが送出されると、拡張バス
アドレス設定値レジスタ１４３に予め格納されているア
ドレス設定値“８°を専用バスｉｂｌ用アドレスの最上
位４ビツトに置き換え、他の８ビ・ノド（即ち、“ｘＹ
゛　の８ビツト）をそのままの状態で専用バスｔｂｌ側
へアダプタアドレス’８ＸＹ　’　　として送出する。

このアダプタアドレス“８ＸＹ”はスレーブシステム拡
張装置２０を介して拡張バス（Ｃ）に転送され、各アダ
プタ２０（１）〜２０（ｎ）でこのアダプタアドレス“
８ＸＹ　’を判定し、一致した当該アダプタ２０（ｉ）
が取り込むことになる。

一対のシステム拡張装置１０．２０内アダプタアドレス
判定変換部１４は以上のように２つのレジスタ１４１．
１４３．１つのコンパレータ１４２及び４つのＡＮＤ１
４４〜１４７にて構成し、専用バスら）用アドレス、基
本バスｆａｔ及び拡張バス（Ｃ）（基本バス（ａ）と同
一仕様のバス）間のアドレス変換を行っている。

（４）：割込みを発生したアダプタアドレスをＣＰＵ４
０に通知する場゛合の動作、 本シーケンスにおいては、ＣＰｔ１４０の割込みアダプ
タアドレス送出要求に対して、拡張バス（Ｃ）に接続さ
れたアダプタ２０（１）〜２０（ｎ）は、例えば“８Ｘ
Ｏ°のアドレスをデータとして拡張バス（Ｃ）へ送出す
る。

この°８ＸＯ’　は、マスタシステム拡張装置１０内ベ
クタ変換部１３を通じて９ｘＯ゛　に変換再生され、基
本バスｆａ）へ送出される。尚、変換方法はアダプタア
ドレス判定変換部１４と同一の方法で実施されるものと
する。

以上のようなシステム構成で信号の変換を行えば、制御
を単純にしかも変換時の時間的ロスもほとんどなく、歩
容量のハードウェア構成で大規模システムを構築するこ
とが可能となる。

〔発明の効果〕

以上のような本発明によれば、基本バスの線長の拡張及
び接続する入出力装置数の拡大を容易に実現することが
出来ると言う効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明に
おけるアダプタアドレス判定変換の実施例を説明する図
、 第４図は従来例を説明するシステムブロック図、第５図
はアダプタ装置内レジスタ構成例を説明する１１１４１
１１１図、 をそれぞれ示す。 図において、 １．４０はＣＰＵ　、　　　　　　　　２はＭＥＭ、３
（１）〜３　（ｎ）　、　２０　（１）〜２０　（ｎ）
はアダプタ、４．５（１）〜５（ｍ）、６．７（１）　
〜７（ｍ）は入出力装置、１０．２０はシステム拡張装
置、 １１は基本バスドライバ／レシーバ、 １２はスキュー制御部、　　１３はベクタ変換部、１４
はアダプタアドレス判定変換部、 １５は割込み制御部、　　　１６は制御部、１７は専用
バス／基本バス変換部、 ３０はシステム拡張部、 １４１はアドレス設定値レジスタ、 １４２はアドレスコンパレータ、 １４３は拡張バスアドレス設定値レジスタ、１４４〜１
４７　はＡＮＩ）　。 をそれぞれ示す。 第３　図 イχ４と９１１を言見ａｔ（１５シλデ４）口・１２Ｄ
ゴ秀４　図 アダフッ東１灼り宍夕構戚脅１１と常亡明寸うβｎ第５
　図

Claims (1)

1. 【特許請求の範囲】 基本バス（（ａ））を通じて複数の入出力装置（４、５
   （１）〜５（ｍ））とのデータの遣り取りを行う中央処
   理装置（４０）と、 各種データやプログラムを格納する主記憶装置（２）と
   、 前記複数の入出力装置（４、５（１）〜５（ｍ））に対
   応して設置されており、しかも前記基本バス（（ａ））
   に送出される命令から当該入出力装置（４、５（ｉ））
   に対するアクセスを認識する複数のアダプタ（３（１）
   〜３（ｎ））とを具備し、 前記複数のアダプタ（３（１）〜３（ｎ））に対するア
   ドレスを固定的に割り当てるデータ処理システムにおい
   て、 前記基本バス（（ａ））に接続されるマスタ側システム
   拡張装置（１０）を設けると共に、 専用バス（（ｂ））を介して前記マスタ側システム拡張
   装置（１０）と接続され、前記マスタ側システム拡張装
   置（１０）と一対で機能し、前記基本バス（（ａ））中
   のバスアドレスを変換する手段を有するスレーブ側シス
   テム拡張装置（２０）と、 前記マスタ側及びスレーブ側システム拡張装置（１０、
   ２０）間を所定線長を持って遣り取りするデータ及び信
   号の通路となる専用バス（（ｂ））と、前記基本バス（
   （ａ））と同一アドレス体系、同一仕様で動作し、前記
   マスタ側及びスレーブ側システム拡張装置（１０、２０
   ）・を介して前記基本バス（（ａ））を拡張する拡張バ
   ス（（ｃ））と、 前記複数のアダプタ（３（１）〜３（ｎ））と同一機能
   を有し、前記拡張バス（（ｃ））に接続される複数の拡
   張用アダプタ（２０（１）〜２０（ｎ））とを具備する
   システム拡張部（３０）を設け、 前記基本バス（（ａ））を前記マスタ側及びスレーブ側
   システム拡張装置（１０、２０）及び前記専用バス（（
   ｃ））を介して拡張すると共に、複数の拡張用入出力装
   置（６、７（１）〜７（ｍ））の接続を実現することを
   特徴とするシステム拡張方式。