JPS62256298A - ダイナミツクランダムアクセスメモリのリフレツシユ装置 - Google Patents
ダイナミツクランダムアクセスメモリのリフレツシユ装置Info
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- JPS62256298A JPS62256298A JP61098913A JP9891386A JPS62256298A JP S62256298 A JPS62256298 A JP S62256298A JP 61098913 A JP61098913 A JP 61098913A JP 9891386 A JP9891386 A JP 9891386A JP S62256298 A JPS62256298 A JP S62256298A
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- 230000004044 response Effects 0.000 claims description 7
- 230000006378 damage Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ダイナミックランダムアクセスメモリ（以下
ｆ）−ＲＡＭと称する）のリフレッシュ装置に関する。
ｆ）−ＲＡＭと称する）のリフレッシュ装置に関する。
（従来の技術）
Ｄ−ＲＡＭはマイクロプロセッサの主メモリとして多用
されているか、このＤ−ＲＡＭのリフレッシュは例えば
第３図に示すような装置で行なわれている。即ち、リフ
レッシュ時、リフレッシュ回路１がマイクロプロセッサ
２の共通バス使用をホールドした後、この回路がリフレ
ッシュアドレス１００をダイナミックＲＡＭ３に送出す
ることにより、ダイナミックＲＡＭ３からデータ２００
を読み出して、このダイナミックＲＡＭ３をリフレッシ
ュする。しかし、上記回路ではマイクロプロセッサ２が
リセット信号３００によりリセットされた時、マイクロ
プロセッサ２の動作が停止してリフレッシュ回路１がリ
フレッシュ時にマイクロプロセッサ２の共通バス使用を
ホールドする動作が行なえなくなり、この間にダイナミ
ックＲＡＭ３のメモリ内容が破壊されてしまうという欠
点があった。
されているか、このＤ−ＲＡＭのリフレッシュは例えば
第３図に示すような装置で行なわれている。即ち、リフ
レッシュ時、リフレッシュ回路１がマイクロプロセッサ
２の共通バス使用をホールドした後、この回路がリフレ
ッシュアドレス１００をダイナミックＲＡＭ３に送出す
ることにより、ダイナミックＲＡＭ３からデータ２００
を読み出して、このダイナミックＲＡＭ３をリフレッシ
ュする。しかし、上記回路ではマイクロプロセッサ２が
リセット信号３００によりリセットされた時、マイクロ
プロセッサ２の動作が停止してリフレッシュ回路１がリ
フレッシュ時にマイクロプロセッサ２の共通バス使用を
ホールドする動作が行なえなくなり、この間にダイナミ
ックＲＡＭ３のメモリ内容が破壊されてしまうという欠
点があった。
第４図は従来のＤ−ＲＡＭの他のリフレッシュ装置例を
示したブロック図である。リフレッシュ回路１は必要時
点でマイクロプロセッサ２の動作に関わりなくリフレッ
シュアドレス１００を調停回路４を介してダイナミック
ＲＡＭ３に送り、データ２００を読み出してこのダイナ
ミックＲＡＭ３をリフレッシュする。このため、本装置
ではマイクロプロセッサ２のリセット期間にダイナミッ
クＲＡＭ３のメモリ内容が破壊されてしまうことがない
。しかし、上記リフレッシュ動作はマイクロプロセッサ
２の動作に関わりなく行なわれるため、マイクロプロセ
ッサ２から出力されるダイナミックＲＡＭ３へのリード
又はライトアドレス４００と前記リフレッシュアドレス
１００が競合するため、調停回路４のような、例えばリ
フレッシュアドレス１００を優先してダイナミックＲＡ
Ｍ３へ送る回路が必要となり、リフレッシュ装置の回路
規模が大きくなるという欠点かあった。
示したブロック図である。リフレッシュ回路１は必要時
点でマイクロプロセッサ２の動作に関わりなくリフレッ
シュアドレス１００を調停回路４を介してダイナミック
ＲＡＭ３に送り、データ２００を読み出してこのダイナ
ミックＲＡＭ３をリフレッシュする。このため、本装置
ではマイクロプロセッサ２のリセット期間にダイナミッ
クＲＡＭ３のメモリ内容が破壊されてしまうことがない
。しかし、上記リフレッシュ動作はマイクロプロセッサ
２の動作に関わりなく行なわれるため、マイクロプロセ
ッサ２から出力されるダイナミックＲＡＭ３へのリード
又はライトアドレス４００と前記リフレッシュアドレス
１００が競合するため、調停回路４のような、例えばリ
フレッシュアドレス１００を優先してダイナミックＲＡ
Ｍ３へ送る回路が必要となり、リフレッシュ装置の回路
規模が大きくなるという欠点かあった。
（発明が解決しようとする問題点）
上記の如〈従来のＤ−ＲＡＭのリフレッシュ装置では、
マイクロプロセッサのリセット時にリフレッシュ動作が
停止されてダイナミックラムの記憶内容か破壊される欠
点があったり、この欠点を回避するためのリフレッシュ
装置では、リフレッシュ回路とマイクロプロセッサ２の
ダイナミックＲＡＭ３へ対するアクセスが競合するため
、これを調停する調停回路が必要となって回路規模が大
となる欠点があった。そこで本発明は上記の欠点を除去
するもので、回路規模を大きくすることなくシステムリ
セッ１〜時のダイナミックＲＡＭの記憶内容の破壊を防
止することができるダイナミックランダムアクセスメモ
リのリフレッシュ装置を提供することを目的とする。
マイクロプロセッサのリセット時にリフレッシュ動作が
停止されてダイナミックラムの記憶内容か破壊される欠
点があったり、この欠点を回避するためのリフレッシュ
装置では、リフレッシュ回路とマイクロプロセッサ２の
ダイナミックＲＡＭ３へ対するアクセスが競合するため
、これを調停する調停回路が必要となって回路規模が大
となる欠点があった。そこで本発明は上記の欠点を除去
するもので、回路規模を大きくすることなくシステムリ
セッ１〜時のダイナミックＲＡＭの記憶内容の破壊を防
止することができるダイナミックランダムアクセスメモ
リのリフレッシュ装置を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明は、マイクロプロセッサの共通パス使用をホール
ドした後、ダイナミックＲＡＭへのリフレッシュ動作を
行なうダイナミックランダムアクセスメモリのリフレッ
シュ装置において、マイクロプロセッサのリセット期間
、マイクロプロセッサに代わってリセット回路のホール
ド要求に対してホールド前足応答を出力するシステムリ
セット同期化回路を設けた構成を有している。
ドした後、ダイナミックＲＡＭへのリフレッシュ動作を
行なうダイナミックランダムアクセスメモリのリフレッ
シュ装置において、マイクロプロセッサのリセット期間
、マイクロプロセッサに代わってリセット回路のホール
ド要求に対してホールド前足応答を出力するシステムリ
セット同期化回路を設けた構成を有している。
（作用）
本発明のダイナミックランダムアクセスメモリのリフレ
ッシュ装置において、リフレッシュ回路のホールド要求
信号に対して、マイクロプロセッサの動作中の時はこの
マイクロプロセッサが、マイクロプロセッサのリセット
中の時はシステムリセット同期化回路がそれぞれホール
ド青電要求信号をリフレッシュ回路に転送するため、前
記マイクロプロセッサのリセット時にも前記リフレッシ
ュ回路はダイナミックＲＡＭのリフレッシュを行なうこ
とができると共に、リフレッシュ回路とマイクロプロセ
ッサのダイナミックＲＡＭへのアクセス競合がないため
、調停回路を無用とすることができる。
ッシュ装置において、リフレッシュ回路のホールド要求
信号に対して、マイクロプロセッサの動作中の時はこの
マイクロプロセッサが、マイクロプロセッサのリセット
中の時はシステムリセット同期化回路がそれぞれホール
ド青電要求信号をリフレッシュ回路に転送するため、前
記マイクロプロセッサのリセット時にも前記リフレッシ
ュ回路はダイナミックＲＡＭのリフレッシュを行なうこ
とができると共に、リフレッシュ回路とマイクロプロセ
ッサのダイナミックＲＡＭへのアクセス競合がないため
、調停回路を無用とすることができる。
（実施例）
以下本発明の一実施例を従来例と同一部には同一符号を
イ４して図面を参照して説明する。第１図は本発明のク
イノーミンクランダムアクセスメモリのリフレッシュ回
路の一実施例を示したブロック図である。１はリフレッ
シュ回路、２はマイクロプロセッサ、３は主メモリであ
るダイナミックＲＡＭ、５はシステムリセット同期化回
路、６は共通バスである。
イ４して図面を参照して説明する。第１図は本発明のク
イノーミンクランダムアクセスメモリのリフレッシュ回
路の一実施例を示したブロック図である。１はリフレッ
シュ回路、２はマイクロプロセッサ、３は主メモリであ
るダイナミックＲＡＭ、５はシステムリセット同期化回
路、６は共通バスである。
次に本実施例の動作について説明する。先ず、電源オン
時、リフレッシュ回路１、マイクロプロセッサ２及びシ
ステムリセット同期化回路５に供給される信号５０１が
活性化すると共に、これら回路に基本クロック５０２が
供給されてこれら回路を動作させる。これ以降マイクロ
プロセッサ２は共通パス６を介してダイナミックＲＡＭ
３にアクセスしながら各種処理を行なう。リフレッシュ
回路１は必要に応じてダイナミックＲＡＭ３をリフレッ
シュするが、この際先ずマイクロプロセッサ２に共通バ
ス６のホールド要求信号５０５を活性化する。これに応
じてマイクロプロセッサ２はホールド高定応答信号５０
６をリフレッシュ回路１に返送して共通バス６の使用権
をリフレッシュ回路１に渡す。リフレッシュ回路１はホ
ールド肯定応答信＠５０６が返送（活性化）されてくる
と、リフレッシュアドレス５０８を共通バス６を介して
ダイナミックＲＡＭ３に出力すると同時に、ダイナミッ
クＲＡＭ３へのメモリリード要求信号５０７を活性化し
て、ダイナミックＲＡＭ３のリフレッシュを実行する。
時、リフレッシュ回路１、マイクロプロセッサ２及びシ
ステムリセット同期化回路５に供給される信号５０１が
活性化すると共に、これら回路に基本クロック５０２が
供給されてこれら回路を動作させる。これ以降マイクロ
プロセッサ２は共通パス６を介してダイナミックＲＡＭ
３にアクセスしながら各種処理を行なう。リフレッシュ
回路１は必要に応じてダイナミックＲＡＭ３をリフレッ
シュするが、この際先ずマイクロプロセッサ２に共通バ
ス６のホールド要求信号５０５を活性化する。これに応
じてマイクロプロセッサ２はホールド高定応答信号５０
６をリフレッシュ回路１に返送して共通バス６の使用権
をリフレッシュ回路１に渡す。リフレッシュ回路１はホ
ールド肯定応答信＠５０６が返送（活性化）されてくる
と、リフレッシュアドレス５０８を共通バス６を介して
ダイナミックＲＡＭ３に出力すると同時に、ダイナミッ
クＲＡＭ３へのメモリリード要求信号５０７を活性化し
て、ダイナミックＲＡＭ３のリフレッシュを実行する。
通常のダイナミックＲＡＭ３のリフレッシュは上記の如
く行なわれるが、システムリセット時は以下の如く上記
リフレッシュが行なわれる。
く行なわれるが、システムリセット時は以下の如く上記
リフレッシュが行なわれる。
即ちシステムリセット信号５０３が活性化すると、シス
テムリセット同期化回路５はリセット信号５０４を活性
化してマイクロプロセッサ２を初期化する。この間、リ
フレッシュ回路１が共通バス６のホールド要求信号５０
５を活性化すると、これを受けたシステムリセット同期
化回路５はホールド肯定応答信号５０６をリフレッシュ
回路１に返送する。これによりリフレッシュ回路１は前
述と同様にダイナミックＲＡＭ３のリフレッシュを行な
うことができる。なお、システムリセット同期化回路５
はシステムリセット信号５０３が活性化した時のみ上記
動作を行なうものとする。
テムリセット同期化回路５はリセット信号５０４を活性
化してマイクロプロセッサ２を初期化する。この間、リ
フレッシュ回路１が共通バス６のホールド要求信号５０
５を活性化すると、これを受けたシステムリセット同期
化回路５はホールド肯定応答信号５０６をリフレッシュ
回路１に返送する。これによりリフレッシュ回路１は前
述と同様にダイナミックＲＡＭ３のリフレッシュを行な
うことができる。なお、システムリセット同期化回路５
はシステムリセット信号５０３が活性化した時のみ上記
動作を行なうものとする。
第２図は上記システムリセット時のシステムリセット同
期化回路５の動作フローチャートである。
期化回路５の動作フローチャートである。
先ず、システムリセット時、システムリセット同期化回
路５はステップ２０１にてリセット信号５０４を活性化
してマイクロプロセッサ２を初期化する。
路５はステップ２０１にてリセット信号５０４を活性化
してマイクロプロセッサ２を初期化する。
次にステップ２０２にてシステムリセット同期化回路５
はリフレッシュ回路１からのホールド要求信号５０５が
活性化したかどうかを判断し、活性化した場合は、ステ
ップ２０３にてホールド肯定応答信号５０６を活性化す
る。次にステップ２０４にてシステムリセット同期化回
路５はホールド要求信号５０５が非活性となったかどう
かを判断し、非活性となった場合にステップ２０２に戻
る。ステップ２０２にて、前記ホールト要求信号５０５
が活性化されていないと判断された場合は、システムリ
セット同期化回路５はステップ２０５へ行きここで一定
時間経ったかどうかを判断し、一定時間経たない場合は
ステップ２０２に戻り、一定時間経った場合はステップ
２０６へ行く。ステップ２０６ではシステムリセット同
期化回路５はリセット信号５０４を非活性として処理を
終了する。
はリフレッシュ回路１からのホールド要求信号５０５が
活性化したかどうかを判断し、活性化した場合は、ステ
ップ２０３にてホールド肯定応答信号５０６を活性化す
る。次にステップ２０４にてシステムリセット同期化回
路５はホールド要求信号５０５が非活性となったかどう
かを判断し、非活性となった場合にステップ２０２に戻
る。ステップ２０２にて、前記ホールト要求信号５０５
が活性化されていないと判断された場合は、システムリ
セット同期化回路５はステップ２０５へ行きここで一定
時間経ったかどうかを判断し、一定時間経たない場合は
ステップ２０２に戻り、一定時間経った場合はステップ
２０６へ行く。ステップ２０６ではシステムリセット同
期化回路５はリセット信号５０４を非活性として処理を
終了する。
本実施例によれば、システム同期化回路５により、マイ
クロプロセッサ２のリセット時にもリフレッシュ回路１
はダイナミックＲＡＭ３をリフレッシュすることができ
、ダイナミックＲＡＭ３の記憶内容が破壊されることを
防ぐことができる。
クロプロセッサ２のリセット時にもリフレッシュ回路１
はダイナミックＲＡＭ３をリフレッシュすることができ
、ダイナミックＲＡＭ３の記憶内容が破壊されることを
防ぐことができる。
また、システムリセット同期化回路５は従来例で使用さ
れる調停回路に比べて構成が簡単なため、リフレッシュ
装置の回路規模を大きくすることなく上記効果を１ｑる
ことができる。
れる調停回路に比べて構成が簡単なため、リフレッシュ
装置の回路規模を大きくすることなく上記効果を１ｑる
ことができる。
［発明の効果］
以上記述した如く本発明のダイナミックランダムアクセ
スメモリのリフレッシュ装置によれば、マイクロプロセ
ッサのリセット時、リフレッシュ回路のホールド要求信
号に対してマイクロプロセッサに代わってホールド肯定
応答信号を出力するシステムリセット同期化回路を設け
ることにより、回路規模を大きくすることなくダイナミ
ックＲＡＭの記憶内容の破壊を防止し得る効果がある。
スメモリのリフレッシュ装置によれば、マイクロプロセ
ッサのリセット時、リフレッシュ回路のホールド要求信
号に対してマイクロプロセッサに代わってホールド肯定
応答信号を出力するシステムリセット同期化回路を設け
ることにより、回路規模を大きくすることなくダイナミ
ックＲＡＭの記憶内容の破壊を防止し得る効果がある。
第１図は本発明のダイナミックランダムアクセスメモリ
のリフレッシュ装置の一実施例を示したブロック図、第
２図は第１図に示したシステムリセット同期化回路の動
作フローチャート、第３図は従来のダイナミックランダ
ムアクセスメモリのリフレッシュ装置例を示したブロッ
ク図、第４図は従来のダイナミックランダムアクセスメ
モリのリフレッシュ装置の他の例を示したブロック図で
ある。 １・・・リフレッシュ回路 ２・・・マイクロプロセッサ ３・・・ダイナミックＲＡＭ ５・・・システムリセット同期化回路 ６・・・共通バス 代理人 弁理士 本 １） 崇 第２図 第４図
のリフレッシュ装置の一実施例を示したブロック図、第
２図は第１図に示したシステムリセット同期化回路の動
作フローチャート、第３図は従来のダイナミックランダ
ムアクセスメモリのリフレッシュ装置例を示したブロッ
ク図、第４図は従来のダイナミックランダムアクセスメ
モリのリフレッシュ装置の他の例を示したブロック図で
ある。 １・・・リフレッシュ回路 ２・・・マイクロプロセッサ ３・・・ダイナミックＲＡＭ ５・・・システムリセット同期化回路 ６・・・共通バス 代理人 弁理士 本 １） 崇 第２図 第４図
Claims (1)
- マイクロプロセッサの共通バス使用をホールドした後、
ダイナミックランダムアクセスメモリへのリフレッシュ
動作を行なうダイナミックランダムアクセスメモリのリ
フレッシュ装置において、マイクロプロセッサのリセッ
ト期間、マイクロプロセッサに代わつてリセット回路の
ホールド要求に対してホールド肯定応答を出力するシス
テムリセット同期化回路を具備したことを特徴とするダ
イナミックランダムアクセスメモリのリフレッシュ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098913A JPS62256298A (ja) | 1986-04-28 | 1986-04-28 | ダイナミツクランダムアクセスメモリのリフレツシユ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098913A JPS62256298A (ja) | 1986-04-28 | 1986-04-28 | ダイナミツクランダムアクセスメモリのリフレツシユ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62256298A true JPS62256298A (ja) | 1987-11-07 |
Family
ID=14232367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61098913A Pending JPS62256298A (ja) | 1986-04-28 | 1986-04-28 | ダイナミツクランダムアクセスメモリのリフレツシユ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62256298A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110202796A1 (en) * | 2010-02-16 | 2011-08-18 | Via Technologies, Inc. | Microprocessor with system-robust self-reset capability |
| US8443175B2 (en) | 2009-07-10 | 2013-05-14 | Via Technologies, Inc. | Microprocessor with first processor for debugging second processor |
| US8495344B2 (en) | 2010-01-22 | 2013-07-23 | Via Technologies, Inc. | Simultaneous execution resumption of multiple processor cores after core state information dump to facilitate debugging via multi-core processor simulator using the state information |
| US8639919B2 (en) | 2011-01-18 | 2014-01-28 | Via Technologies, Inc. | Tracer configuration and enablement by reset microcode |
| US8762779B2 (en) | 2010-01-22 | 2014-06-24 | Via Technologies, Inc. | Multi-core processor with external instruction execution rate heartbeat |
-
1986
- 1986-04-28 JP JP61098913A patent/JPS62256298A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8443175B2 (en) | 2009-07-10 | 2013-05-14 | Via Technologies, Inc. | Microprocessor with first processor for debugging second processor |
| US8464032B2 (en) | 2009-07-10 | 2013-06-11 | Via Technologies, Inc. | Microprocessor integrated circuit with first processor that outputs debug information in response to reset by second processor of the integrated circuit |
| US8495344B2 (en) | 2010-01-22 | 2013-07-23 | Via Technologies, Inc. | Simultaneous execution resumption of multiple processor cores after core state information dump to facilitate debugging via multi-core processor simulator using the state information |
| US8762779B2 (en) | 2010-01-22 | 2014-06-24 | Via Technologies, Inc. | Multi-core processor with external instruction execution rate heartbeat |
| US20110202796A1 (en) * | 2010-02-16 | 2011-08-18 | Via Technologies, Inc. | Microprocessor with system-robust self-reset capability |
| US8370684B2 (en) * | 2010-02-16 | 2013-02-05 | Via Technologies, Inc. | Microprocessor with system-robust self-reset capability |
| US8639919B2 (en) | 2011-01-18 | 2014-01-28 | Via Technologies, Inc. | Tracer configuration and enablement by reset microcode |
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