JPS62256102A - Programmable controller - Google Patents
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- JPS62256102A JPS62256102A JP9991486A JP9991486A JPS62256102A JP S62256102 A JPS62256102 A JP S62256102A JP 9991486 A JP9991486 A JP 9991486A JP 9991486 A JP9991486 A JP 9991486A JP S62256102 A JPS62256102 A JP S62256102A
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Abstract
Description
【発明の詳細な説明】
(発明の分野)
この発明は、高速カウンタ機能付プログラマブル・コン
トローラの改良に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention This invention relates to improvements in programmable controllers with high-speed counter functionality.
(発明の概要)
この発明では、カウント入力用端子に供給されるパルス
数を、ユーザプログラムの実行とは非同期にカウントす
るとともに、1ノセツト入力用端子に供給されるリセッ
ト信号でクリア制御される高速カウンタ命令用のカウン
タ回路を設け、このカウンタ回路のカウントオーバ出力
に応動して、ユ−ザブログラムで使用可能なカウントオ
ーバ出力用の補助リレー接点フラグを、ユーザプログラ
ムの少なくとも一巡実行の間だけオンさせるとともに、
リセット入力用端子にリセット信号が供給されるのに応
動して、ユーザプログラムで使用可能なリセット出力用
の補助リレー接点フラグを、ユーザプログラムの少なく
とも一巡実行の間だけオンさせるようにしたものである
。(Summary of the Invention) In the present invention, the number of pulses supplied to the count input terminal is counted asynchronously with the execution of the user program, and the high-speed pulse count is controlled to be cleared by a reset signal supplied to the 1-noset input terminal. A counter circuit for a counter command is provided, and in response to the count over output of this counter circuit, an auxiliary relay contact flag for count over output that can be used in the user program is turned on only during at least one round of execution of the user program. With,
In response to a reset signal being supplied to the reset input terminal, an auxiliary relay contact flag for reset output that can be used in the user program is turned on only during at least one round of execution of the user program. .
(従来技術とその問題点)
第8図は従来の高速カウンタ機能付プログラマブル・コ
ントローラのブロック図、第9図は同コントローラの外
部接続図、第10図は同コントローラのリレ一番号割付
図、第11図は同コントローラを使用してカウント値“
’87654321”で処理を行なう場合のユーザプロ
グラム例を示すラダー図である。(Prior art and its problems) Figure 8 is a block diagram of a conventional programmable controller with high-speed counter function, Figure 9 is an external connection diagram of the controller, Figure 10 is a relay number assignment diagram of the controller, Figure 11 shows the count value “
FIG. 7 is a ladder diagram showing an example of a user program when processing is performed using '87654321.'
第8図から明らかなように、このプログラマブル・コン
トローラは、CP’U部1.高速カウンタユニット2そ
の他図示しない入出カニニットなどから構成されている
。As is clear from FIG. 8, this programmable controller includes a CPU'U section 1. It is composed of a high-speed counter unit 2 and other components such as an input/output crab unit (not shown).
高速カウンタユニット2内には、カラン1−人力用端子
に供給されるパルス数を、ユーザプログラムの実行とは
非同期にカウントするハードウェア構成のカウンタ20
1が設けられ、このカウンタ201のカウント値はラッ
チ201.入出力■/F2O3を介してCP LJ部1
に読込みが可能となっている。Inside the high-speed counter unit 2, there is a counter 20 having a hardware configuration that counts the number of pulses supplied to the input terminal 1-manual power asynchronously with the execution of the user program.
1 is provided, and the count value of this counter 201 is stored in the latch 201. Input/output ■/CP LJ section 1 via F2O3
It is possible to read.
また、カウンタ201がアップカウントまたはダウンカ
ウントにおいてカウントオーバすると、桁上げ判定用の
ノリツブフロップ2042桁下げ判定用のフリップフロ
ップ205がセットされるから、これらのフリップフロ
ップ204,205の状態をCPtJ部1からセンスす
ることによって、カウンタ201のカウントオーバを検
知できるようになっている。Furthermore, when the counter 201 overcounts during up-counting or down-counting, the Noritsubu flop 2042 for carry judgment and the flip-flop 205 for carry down judgment are set, so the states of these flip-flops 204 and 205 are stored in the CPtJ section. By sensing from 1, it is possible to detect an overcount of the counter 201.
また、設定値記憶用のラッチ206には、010部1か
ら任意のカウント値を設定することができ、これを比較
器207においてカウンタ201のカウント値と比較す
ることにより、両者の大小および一致を判定し、その判
定結果を011部1側でセンス可能になっている。Further, an arbitrary count value can be set in the latch 206 for storing the set value from the 010 unit 1, and by comparing this with the count value of the counter 201 in the comparator 207, the magnitude and coincidence of both can be determined. The determination result can be sensed on the 011 section 1 side.
特に、比較器207で一致出力が得られた場合、フリッ
プフロップ208にはこれが記憶されるから、フリップ
フロップ208の状態を011部1側でセンスすること
によって、カウンタ201のカウント値が設定値に達し
たことを検知できるようになっている。 ゛
更に、ラッチ206の設定値とカウンタ201の現在値
とが一致した場合、CPtJ部1からの制御でアンドゲ
ート209を間けば、外部へと一致出力を発することが
できる。In particular, when a match output is obtained from the comparator 207, this is stored in the flip-flop 208, so by sensing the state of the flip-flop 208 on the 011 unit 1 side, the count value of the counter 201 becomes the set value. It is now possible to detect when it has been reached. Furthermore, when the set value of the latch 206 and the current value of the counter 201 match, if the AND gate 209 is closed under control from the CPtJ section 1, a match output can be output to the outside.
同様に、010部1からの制御でアンドゲート210を
開けば、外部へと大小比較出力を発することができる。Similarly, if the AND gate 210 is opened under control from the 010 section 1, a magnitude comparison output can be output to the outside.
しかしながら、このような従来のプログラマブル・コン
トローラにあっては、第9図および第10図に示す如く
、高速カウンタユニット2を入出力番号の4チャンネル
分に割当て、各入出力番号を用いて高速カウンタユニッ
ト2内の各素子をユーザプログラムにおいて直接制御す
る必要が必るため、高速カウンタユニット2内のハード
ウェア構成について充分に理解しないと、高速カウンタ
ユニット2の機能をユーザ側で充分に使いこなすことが
できないという問題点がある。However, in such a conventional programmable controller, as shown in FIGS. 9 and 10, the high-speed counter unit 2 is assigned to four channels of input/output numbers, and each input/output number is used to control the high-speed counter unit 2. Since it is necessary to directly control each element in the unit 2 in the user program, the user will not be able to fully utilize the functions of the high-speed counter unit 2 unless he/she fully understands the hardware configuration in the high-speed counter unit 2. The problem is that it cannot be done.
例えば、高速カウンタユニット2内のプログラム非同期
カウンタ201と020部1内のプログラム同期カウン
タ(ソフトウェア構成)を直列につないで多桁カウンタ
を構成し、#87654321をカウントざぜたい場合
を例にとると、第11図に示されるように、プログラム
同期カウンタ(CNTRO)の加算入力に、桁上げフラ
グに相当する入力接点(0400)を接続するという本
来的なプログラムの伯に、同人力接点(0400)で桁
上げリセット用の補助リレー(0204)を駆動すると
いう余分なプログラムが必要となり、ユーザ側にとって
は使い勝手が悪いものとなる。For example, suppose that the program asynchronous counter 201 in the high-speed counter unit 2 and the program synchronous counter (software configuration) in the 020 section 1 are connected in series to form a multi-digit counter and you want to count #87654321. As shown in Fig. 11, the input contact (0400) corresponding to the carry flag is connected to the addition input of the program synchronization counter (CNTRO), which is the original program function, but the doujin contact (0400) An extra program is required to drive the carry reset auxiliary relay (0204), making it inconvenient for the user.
また、高速カウンタユニット2に対してリセット入力が
外部から与えられた場合、このリセット入力は010部
1には伝わらないため、第9図に示されるように、別途
人カユニツ[〜3を設けてすセット入力を入力番号(6
00)に割付け、これを第11図に示されるように、プ
ログラム同期カウンタ(CNTPO)のリセット人力R
に並列に供給するという複雑なプログラムを組まねばな
らない。Furthermore, when a reset input is given to the high-speed counter unit 2 from the outside, this reset input is not transmitted to the 010 unit 1, so as shown in FIG. Enter the set input number (6
As shown in FIG.
It is necessary to create a complicated program to supply the two in parallel.
しかも、この場合であっても、リセット入力のパルス幅
がユーザプログラムの一巡実行時間よりも短い場合、高
速カウンタユニット2内のプログラム非同期カウンタ2
01はリセットされても、010部1内のプログラム同
期カウンタ(CNTRO)についてはリセットすること
ができず、誤動作の原因となってしまう。Moreover, even in this case, if the pulse width of the reset input is shorter than the execution time of one round of the user program, the program asynchronous counter 2 in the high-speed counter unit 2
Even if 01 is reset, the program synchronization counter (CNTRO) in 010 unit 1 cannot be reset, causing malfunction.
(発明の目的)
この発明の目的は、プログラム非同期型カウンタとプロ
グラム同期型カウンタとを直列につないで多桁カウンタ
を構成する処理を、内部のハードウェア構成等を熟知せ
ずとも、ユーザ側において容易にプログラムすることが
できるようにしたプログラマブル・コントローラを提供
することにある。(Objective of the Invention) The object of the present invention is to enable the user to easily configure a multi-digit counter by connecting a program asynchronous counter and a program synchronous counter in series, without having to be familiar with the internal hardware configuration, etc. An object of the present invention is to provide a programmable controller that can be easily programmed.
(発明の構成と効果)
この発明は上記の目的を達成するために、カウンj−人
力用端子に供給されるパルス数を、ユーザプログラムの
実行とは非同期にカウントするとともに、リセット入力
用端子に供給されるリセット信号でクリア制御される高
速カウンタ命令用のカウンタ回路と、
カウンタ回路のカウントオーバ出力に応動して、ユーザ
プログラムで使用可能なカウントオーバ出力用の補助リ
レー接点フラグを、ユーザプログラムの少なくとも一巡
実行の間だけオンさせるカウントオーバリレー駆動手段
と、
リセット入力用端子にリセット信号が供給されるのに応
動して、ユーザプログラムで使用可能なリセット出力用
の補助リレー接点フラグを、ユーザプログラムの少なく
とも一巡実行の間だけオンさせるリセットリレー駆動手
段と、
を具備することを特徴とするものである。(Structure and Effects of the Invention) In order to achieve the above object, the present invention counts the number of pulses supplied to the counter j-manual power terminal asynchronously with the execution of the user program, and also counts the number of pulses supplied to the counter j-manual power terminal asynchronously with the execution of the user program. A counter circuit for high-speed counter commands that is cleared and controlled by the supplied reset signal, and an auxiliary relay contact flag for count over output that can be used in the user program in response to the count over output of the counter circuit. The user program includes a count over relay driving means that is turned ON only during at least one round execution, and an auxiliary relay contact flag for reset output that can be used in the user program in response to a reset signal being supplied to the reset input terminal. and reset relay driving means that is turned on only during at least one round of execution.
このような構成によれば、ユーザプログラム中において
カウントオーバ出力用の補助リレー接点およびリセット
出力用の補助リレー接点を、公知のプログラム同期カウ
ンタに適宜接続するだけで、プログラム非同期カウンタ
とプログラム同期カウンタとの直列接続を行ない、任意
の長さの多桁カウンタを容易に構成することができる。According to such a configuration, a program asynchronous counter and a program synchronous counter can be combined by simply connecting the auxiliary relay contacts for count over output and the auxiliary relay contacts for reset output to a known program synchronous counter in the user program. can be connected in series to easily construct a multi-digit counter of any length.
(実施例の説明)
第1図は、本発明に係るプログラマブル・コントローラ
4の外部接続図である。この例ではカウントパルス発生
源としてインクリメンタリタイプのロータリエンコーダ
5が使用されている。(Description of Embodiments) FIG. 1 is an external connection diagram of a programmable controller 4 according to the present invention. In this example, an incremental type rotary encoder 5 is used as a count pulse generation source.
そして、このロータリエンコーダ5のカウント入力信号
は、割込専用の入力端子(0000)へと、またリセッ
ト信号は同様に割込専用の入力端子(0001)へと接
続されている。なお、入力端子とその番号とは同一番号
に設定されているものとする。The count input signal of the rotary encoder 5 is connected to an input terminal (0000) exclusively for interrupts, and the reset signal is similarly connected to an input terminal (0001) exclusively for interrupts. It is assumed that the input terminal and its number are set to the same number.
第2図は、第1図に示されるプログラマブル・コントロ
ーラ4の内部ハードウェア構成を示すブロック図である
。FIG. 2 is a block diagram showing the internal hardware configuration of the programmable controller 4 shown in FIG. 1.
同図において、CPU401はマイクロプロセッサを主
体として構成され、システムプログラムメモリ402の
内蔵プログラムに従って、プログラマブル・コントロー
ラとして必要な各種の処理を実行するものでおる。In the figure, a CPU 401 is mainly composed of a microprocessor, and executes various processes required as a programmable controller according to built-in programs in a system program memory 402.
この処理の基本は、よく知られているように、入出力回
路403から読込まれた入力データを、入出カメモリ4
04の入カニリアに書込む入力更新処理、入出カメモリ
404の入出力データ等を参照してユーザプログラムメ
モリ405に内蔵されたユーザプログラムを実行し、そ
の実行結果で入出カメモリ404の出力データを書替え
る命令実行処理、書替が終了した入出カメモリ404内
の出力データを、入出力回路403から外部へと送出す
出力更新処理などを挙げることができる。As is well known, the basis of this processing is to input data read from the input/output circuit 403 to the input/output memory 403.
Input update processing written to the input/output memory 404, executes the user program stored in the user program memory 405 by referring to the input/output data of the input/output memory 404, and rewrites the output data of the input/output memory 404 with the execution result. Examples include output update processing in which output data in the input/output memory 404 that has been completely rewritten and outputted from the input/output circuit 403 is sent to the outside.
また、以上の入力更新処理、命令実行処理、出力更新処
理からなる一連の処理に続いて、サービス時間帯を設け
、ここでモニタ処理などの必要なサービス処理を行なう
のが通例である。Further, following the above series of processing consisting of input update processing, command execution processing, and output update processing, a service time period is usually established, during which necessary service processing such as monitoring processing is performed.
またワーキングメモリ406はCPU401にあける演
算の途中結果記憶エリアなどとして利用され、特にこの
発明に関連しては、後述するリセット検出フラグF1お
よび桁上げ検出フラグF2が内蔵されている。Further, the working memory 406 is used as an area for storing intermediate results of calculations in the CPU 401, and particularly in relation to the present invention, it incorporates a reset detection flag F1 and a carry detection flag F2, which will be described later.
次に、カウンタ408は本発明に関連して新たに設けら
れたものであり、カウント入力用端子(0000)に供
給されるパルス数を、ユーザプログラムの実行とは非同
期にカウントするとともに、リセット入力用端子(00
01)に供給されるリセット信号でクリア制御されるア
ップカウンタ回路で構成されている。そして、このカウ
ンタ408の桁上げ信号は、CPU401に対して、割
込1として供給されている。Next, a counter 408 is newly provided in connection with the present invention, and counts the number of pulses supplied to the count input terminal (0000) asynchronously with the execution of the user program, and also counts the number of pulses supplied to the count input terminal (0000). terminal (00
It is composed of an up-counter circuit that is cleared and controlled by a reset signal supplied to 01). The carry signal of this counter 408 is supplied to the CPU 401 as interrupt 1.
またこのCPU401には、リセット入力用端子(00
01)に供給されるリセット信号が、割込2として供給
されている。This CPU 401 also has a reset input terminal (00
01) is supplied as interrupt 2.
従って、CPU401では、後述する如く、カウンタ4
08の桁上げ信号に応動して、第5A図に示される割込
処理を実行し、またリセット信号に応動して、第5B図
に示される割込信号を実行する。Therefore, in the CPU 401, the counter 4
In response to the carry signal of 08, the interrupt process shown in FIG. 5A is executed, and in response to the reset signal, the interrupt process shown in FIG. 5B is executed.
第3図は、入出カメモリ4.04の内部構成の一部を示
すメモリマツプである。同図に示す如く、入出カメモリ
404内には、通常の入出力リレーエリアの他に、図示
する入出力補助リレーエリア。FIG. 3 is a memory map showing part of the internal configuration of the input/output memory 4.04. As shown in the figure, the input/output memory 404 includes, in addition to the normal input/output relay area, an input/output auxiliary relay area.
カウンタエリア、データエリアがそれぞれ設けられてい
る。A counter area and a data area are provided respectively.
そして、特にこの例では入出力補助リレーエリア内の入
力番号(1810)をリセット出力用の補助リレー接点
フラグとして割付けるとともに、カウンタエリア内の現
在値エリア(CNT47)をカウンタ408の現在値エ
リアとして、更にその桁上げフラグを桁上げ出力用補助
リレー接点フラグとして割付けるようにしている。In particular, in this example, the input number (1810) in the input/output auxiliary relay area is assigned as the auxiliary relay contact flag for reset output, and the current value area (CNT47) in the counter area is assigned as the current value area of the counter 408. Furthermore, the carry flag is assigned as an auxiliary relay contact flag for carry output.
次に、第4図および第5図は、本発明に関連してCPU
401で実行される制御プログラムの構成を示すフロー
チャートであり、以下にこのフローチャートを参照しな
がら、本発明の動作を系統的に説明する。Next, FIGS. 4 and 5 show the CPU in relation to the present invention.
4 is a flowchart showing the configuration of a control program executed in step 401, and the operation of the present invention will be systematically explained below with reference to this flowchart.
電源投入などによりプログラムがスタートづ゛ると、イ
ニシャル処理によって各種フラグ、レジメタ等の初期設
定を行なった後(ステップ401)、入力更新処理を実
行して、入出力回路403から読込んだ入力データを、
入出カメモリ404内の入カニリアへと転送しくステッ
プ402) 、その後ユーザプログラムの実行処理へと
移行する。When the program starts, for example, when the power is turned on, various flags, registers, etc. are initialized through initial processing (step 401), and then input update processing is executed to update the input data read from the input/output circuit 403. of,
The data is transferred to the input canister in the input/output memory 404 (step 402), and then the process moves to execution of the user program.
ユーザプログラム実行処理の基本は、よく知られている
ように、プログラムカウンタを+1更新させながら、ユ
ーザプログラムメモリ405から各命令(例えばLD、
AND、OR,OUT、CNT、TIMなど)を読出す
とともに、その解読結果に応じて必要な論理演算等を行
ない、その演算結果で入出カメモリ404の出力データ
の書替を行なうものである。As is well known, the basics of user program execution processing are as follows: While updating the program counter by +1, each instruction (for example, LD,
AND, OR, OUT, CNT, TIM, etc.), performs necessary logical operations, etc. according to the decoding results, and rewrites the output data of the input/output memory 404 with the results of the operations.
従って、ユーザプログラムメモリから読出された命令が
(ステップ403)、高速カウンタ命令以外の命令であ
れば(ステップ404否定)、該当命令の実行を行なっ
た後(ステップ405)、さらに次の命令読出へと移行
する(ステラ412゜403)。Therefore, if the instruction read from the user program memory (step 403) is an instruction other than the high-speed counter instruction (step 404, negative), the instruction is executed (step 405), and then the next instruction is read. (Stella 412°403).
これに対して、本発明に係る高速カウンタ命令(FUN
98)が読出されるとくステップ404肖定)、直ちに
ワーキングメモリ406内のフラグF1.F2の状態が
参照される。In contrast, the high-speed counter instruction (FUN
98) is read out, the flag F1. The state of F2 is referenced.
ここで、第5A図、第5B図に示されるように、フラグ
F2は外部のカウンタ408が桁上げ信号を発した時点
で、割込処理により]″にセットされ、他方フラグF1
は外部入力端子(0001)にリセット信号が供給され
た時点で、割込処理により“1″にセットされ、同時に
高速カウンタの現在値エリアCNT47も零にクリアさ
れるようになされている。Here, as shown in FIGS. 5A and 5B, when the external counter 408 issues a carry signal, the flag F2 is set to ]'' by the interrupt process, and the other flag F1
is set to "1" by interrupt processing when a reset signal is supplied to the external input terminal (0001), and at the same time, the current value area CNT47 of the high speed counter is also cleared to zero.
なお、第5B図の割込処理で、フラグF2をリセットす
るのは、桁上げ入力よりもリセット入力を優先させるた
めで必る。The flag F2 is reset in the interrupt process shown in FIG. 5B in order to give priority to the reset input over the carry input.
−5メインプログラム側では、第4A図に示されるよう
に、フラグF1が111 IPにセットされていた場合
には(ステップ4061定)、入出カメモリの補助リレ
ー接点フラグ1810がオンされるのに対し、フラグF
2が“′1゛′にセットされていれば(ステップ408
tA定)、入出カメモリの桁上げフラグCNT47がオ
ンされる。-5 On the main program side, as shown in FIG. 4A, if the flag F1 is set to 111 IP (step 4061 fixed), the auxiliary relay contact flag 1810 of the input/output memory is turned on. , flag F
2 is set to “'1” (step 408
tA fixed), the input/output memory carry flag CNT47 is turned on.
すなわち、高速カウンタ命令が読出される以前に、リセ
ット信号が供給されていれば、入出カメモリの補助リレ
ー接点フラグ1810がオン状態となり、他方桁上げ信
号が供給されていれば、入出カメモリの桁上げフラグC
NT47がオンされるのである。That is, if a reset signal is supplied before the high-speed counter command is read, the auxiliary relay contact flag 1810 of the input/output memory is turned on, and if a carry signal is supplied, the carry of the input/output memory is turned on. Flag C
NT47 is turned on.
他方、フラグF1.F2の何れも“Opsであれば、補
助リレー接点フラグ1810.桁上げフラグCNT47
に対する処理は何も行なわない。On the other hand, flag F1. If both of F2 are “Ops”, auxiliary relay contact flag 1810. Carry flag CNT47
No processing is performed for .
続いて、ステップ410では、外部のハードウェアカウ
ンタ408のカウント値を、入出カメモリ内のカウンタ
現在値エリアCNT47へとセットする(ステップ41
0)。Subsequently, in step 410, the count value of the external hardware counter 408 is set to the counter current value area CNT47 in the input/output memory (step 41).
0).
この処理によって、外部カウンタのカウント値を、常に
入出カメモリ内に保持することができるため、後述する
ユーザプログラムの実行に際し、この現在値データを利
用してCMP処理などを実行させることができる。Through this processing, the count value of the external counter can always be held in the input/output memory, so that when a user program, which will be described later, is executed, this current value data can be used to perform CMP processing or the like.
次いで、ステップ411では、公知のCMP処理を実行
することによって、カウンタ現在値エリアCNT47の
カウント値が予め設定されたカラン1〜値に達したか否
かおよび大小関係などの比較を行ない、その比較結果に
応して、第3図に示されるように、入出力補助リレーエ
リアのリレー接点フラグ(1907)、(1906)、
<1905)を操作するのである。Next, in step 411, a known CMP process is executed to compare whether or not the count value in the counter current value area CNT47 has reached a preset value of 1 to 1, and the magnitude relationship. Depending on the result, the relay contact flags (1907), (1906),
<1905).
次いでユーザプログラムメモリの実行が全て終了すると
(ステップ412肯定)、続いて第4B図へ移って、フ
ラグF1の状態を再び参照する。Next, when all the execution of the user program memory is completed (step 412, YES), the process moves to FIG. 4B and the state of the flag F1 is referred to again.
ここで、フラグF1が“1″であると判定されると(ス
テップ413肯定)、フラグF1をクリアした後(ステ
ップ414)、入出カメモリのリセット用補助リレー接
点をオンする(ステップ415)。Here, if it is determined that the flag F1 is "1" (step 413 affirmative), the flag F1 is cleared (step 414), and then the auxiliary relay contact for resetting the input/output memory is turned on (step 415).
これは、ユーザプログラム中で高速カウンタ命令が使用
されていない場合でも、リセット用補助リレー接点フラ
グ1810を使用可能にするためである。This is to enable the reset auxiliary relay contact flag 1810 even when the high-speed counter instruction is not used in the user program.
また、フラグF1が“019と判定されると(ステップ
413否定)、これは入出カメモリのリセット用補助リ
レー接点フラグ1810を既にユーザプログラムの一巡
実行以上オン状態に保持したことを意味し、従って直ち
に同補助リレー接点フラグ1810をオフさせる(ステ
ップ416)。Furthermore, if the flag F1 is determined to be "019" (No in step 413), this means that the auxiliary relay contact flag 1810 for resetting the input/output memory has already been kept in the ON state for more than one round of execution of the user program. The auxiliary relay contact flag 1810 is turned off (step 416).
このようにして、リセット用補助リレー接点フラグ18
10に対する操作が終了すると、続いてフラグF2の状
態が再び参照される。In this way, the reset auxiliary relay contact flag 18
When the operation for 10 is completed, the state of flag F2 is subsequently referred to again.
ここで、フラグF2が“1″と判定されると(ステップ
417肯定)、フラグF2をクリアさせた後(ステップ
418)、入出カメモリの桁上げフラグCNT47をオ
ンさせる(ステップ419)。Here, if flag F2 is determined to be "1" (step 417 affirmative), flag F2 is cleared (step 418), and then carry flag CNT47 of the input/output memory is turned on (step 419).
これも同様に、ユーザプログラム中で高速カウンタ命令
が使用されなかった場合にも、桁上げ用補助リレーの接
点フラグをオンさせるためのもので必る。This is also necessary to turn on the contact flag of the carry auxiliary relay even if the high-speed counter instruction is not used in the user program.
また、フラグF2が“Oatと判定されるとくステップ
417否定)、これは入出カメモリの桁上げ用補助リレ
ー接点フラグを既にユーザプログラムの少なくとも一巡
実行の時間以上オン状態に保持させたことを意味し、従
って直ちに同補助リレー接点フラグCNT47をオフざ
ぜる(ステップ420)。Further, if the flag F2 is determined to be "Oat" (step 417 is negative), this means that the auxiliary relay contact flag for carry in the input/output memory has been kept in the ON state for at least one round of execution of the user program. Therefore, the auxiliary relay contact flag CNT47 is immediately turned off (step 420).
このようにして、接点フラグ1810および桁上げフラ
グCNT47に対する処理が終了すると、続いて通常の
出力更新処理に移り、書替が終了した出力データを入出
力回路403から外部へと送出しくステップ421Lま
た必要な周辺機器サービスを実行した後(ステップ42
2)、以上の動作を繰り返すわけでおる。In this way, when the processing for the contact flag 1810 and the carry flag CNT47 is completed, the process moves on to normal output update processing, and the output data that has been rewritten is sent out from the input/output circuit 403 at step 421L or After performing the necessary peripheral services (step 42
2) The above operations are repeated.
すると、第6図に示されるように、入出カメモリの桁上
げ出力用補助リレー接点(CNT47)およびリセット
用補助リレー接点(181’O)は、それぞれカウンタ
の桁上げ割込、カウンタのリセット割込に応動して、少
なくともユーザプログラムの一巡実行の間だけオン状態
に保持されることとなる。Then, as shown in FIG. 6, the input/output memory carry output auxiliary relay contact (CNT47) and reset auxiliary relay contact (181'O) are used for counter carry interrupt and counter reset interrupt, respectively. In response to this, the on state is maintained at least during one round of execution of the user program.
従って、第7図に示されるように、本発明で新たに設け
られた高速カウンタ命令(FUN98)。Therefore, as shown in FIG. 7, a high-speed counter instruction (FUN98) is newly provided in the present invention.
桁上げ出力用補助リレー接点(CNT47)、リセット
出力用補助リレー接点(1810)を使用し、かつ在来
のプログラム同期カウンタ命令(CNTR)および比較
命令(CMP)を利用すれば、極めて簡単なプログラム
によって、プログラム非同期カウンタと、プログラム同
期カウンタとの直列処理を実行することができ、この種
高速カウンタ機能を備えたプログラマブル・コントロー
ラの使い勝手を格段に向上させることができるのである
。By using the auxiliary relay contact for carry output (CNT47) and the auxiliary relay contact for reset output (1810), as well as using the conventional program synchronous counter instruction (CNTR) and comparison instruction (CMP), the program is extremely simple. This makes it possible to perform serial processing between a program asynchronous counter and a program synchronous counter, thereby greatly improving the usability of a programmable controller equipped with this kind of high-speed counter function.
第1図は本発明に係るプログラマブル・コントローラの
外部接続図、第2図は同プログラマブル・コントローラ
の内部ハードウェア構成を示すブロック図、第3図は入
出カメモリの内部構成を示すメモリマツプ、第4A図お
よび第4B図は、同プログラマブル・コントローラの制
御用システムプログラムの構成を示すフローチャート、
第5A図および第5B図は、それぞれ割込で実行される
制御プログラムの構成を示すフローチャート、第6図は
本発明の詳細な説明するタイムチャート、第7図は本発
明に係るプログラマブル・コントローラによるプログラ
ミング例を示すラダー図、第8図は従来の高速カウンタ
機能付プログラマブル・コントローラの一例を示すブロ
ック図、第9図は同プログラマブル・コントローラの外
部接続図、第10図は同プログラマブル・コントローラ
の入出力番号割付図、第11図は同プログラマブル・コ
ントローラのプログラミング例を示すラダー図である。
(0000)・・・カウント入力用端子(0001)・
・・リセット入力用端子401・・・CPU
408・・・カウンタ
(1810)・・・リセット出力用補助リレー接点(C
NT47)・・・桁上げ出力用補助リレー接点IX埋人
弁理士 和 1)成 則i、4..j: ユニ1第
2図
第3図
第4B図
第7図Fig. 1 is an external connection diagram of the programmable controller according to the present invention, Fig. 2 is a block diagram showing the internal hardware configuration of the programmable controller, Fig. 3 is a memory map showing the internal configuration of the input/output memory, and Fig. 4A. and FIG. 4B is a flowchart showing the configuration of a control system program for the programmable controller,
5A and 5B are flowcharts each showing the structure of a control program executed by an interrupt, FIG. 6 is a time chart explaining the present invention in detail, and FIG. 7 is a flowchart showing the structure of a control program executed by an interrupt, and FIG. A ladder diagram showing a programming example, Fig. 8 is a block diagram showing an example of a conventional programmable controller with a high-speed counter function, Fig. 9 is an external connection diagram of the programmable controller, and Fig. 10 is an input diagram of the programmable controller. The output number assignment diagram, FIG. 11, is a ladder diagram showing a programming example of the programmable controller. (0000)...Count input terminal (0001)
...Reset input terminal 401...CPU 408...Counter (1810)...Auxiliary relay contact for reset output (C
NT47)... Auxiliary relay contact IX for carry output Kazu Burito, Patent Attorney 1) Seiroku i, 4. .. j: Uni 1 Figure 2 Figure 3 Figure 4B Figure 7
Claims (2)
ーザプログラムの実行とは非同期にカウントするととも
に、リセット入力用端子に供給されるリセット信号でク
リア制御される高速カウンタ命令用のカウンタ回路と、 カウンタ回路のカウントオーバ出力に応動して、ユーザ
プログラムで使用可能なカウントオーバ出力用の補助リ
レー接点フラグを、ユーザプログラムの少なくとも一巡
実行の間だけオンさせるカウントオーバリレー駆動手段
と、 リセット入力用端子にリセット信号が供給されるのに応
動して、ユーザプログラムで使用可能なリセット出力用
の補助リレー接点フラグを、ユーザプログラムの少なく
とも一巡実行の間だけオンさせるリセットリレー駆動手
段と、 を具備することを特徴とするプログラマブル・コントロ
ーラ。(1) A counter circuit for high-speed counter instructions that counts the number of pulses supplied to the count input terminal asynchronously with the execution of the user program and is cleared by a reset signal supplied to the reset input terminal. , a count over relay driving means for turning on an auxiliary relay contact flag for count over output that can be used in the user program only during at least one round of execution of the user program in response to the count over output of the counter circuit; Reset relay driving means for turning on an auxiliary relay contact flag for reset output usable by the user program only during at least one round of execution of the user program in response to a reset signal being supplied to the terminal. A programmable controller characterized by:
れるのに応動して、カウンタ回路のカウント値を、ユー
ザプログラムで参照可能なカウンタ現在値エリアに読込
むとともに、リセット入力用端子にリセット信号が供給
されるのに応動して、同カウンタ現在値エリアの内容を
クリアすることを特徴とする特許請求の範囲第1項に記
載のプログラマブル・コントローラ。(2) In response to the high-speed counter command being read from the user program, the count value of the counter circuit is read into the counter current value area that can be referenced by the user program, and a reset signal is supplied to the reset input terminal. 2. The programmable controller according to claim 1, wherein the programmable controller clears the contents of the counter current value area in response to the current value of the counter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61099914A JPH0731526B2 (en) | 1986-04-30 | 1986-04-30 | Programmable controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP61099914A JPH0731526B2 (en) | 1986-04-30 | 1986-04-30 | Programmable controller |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62256102A true JPS62256102A (en) | 1987-11-07 |
JPH0731526B2 JPH0731526B2 (en) | 1995-04-10 |
Family
ID=14260045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61099914A Expired - Fee Related JPH0731526B2 (en) | 1986-04-30 | 1986-04-30 | Programmable controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0731526B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02151905A (en) * | 1988-12-02 | 1990-06-11 | Keyence Corp | Programmable controller |
JPH02250103A (en) * | 1988-12-01 | 1990-10-05 | Keyence Corp | Counter instruction executing system of programmable controller |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP5685026B2 (en) | 2010-07-30 | 2015-03-18 | 日本テクニカ株式会社 | Headrest bracket support structure |
Citations (3)
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JPS54130777A (en) * | 1978-03-31 | 1979-10-11 | Toyoda Mach Works Ltd | Sequential controller |
JPS57156906A (en) * | 1981-03-20 | 1982-09-28 | Nec Corp | Automated warehouse |
-
1986
- 1986-04-30 JP JP61099914A patent/JPH0731526B2/en not_active Expired - Fee Related
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Also Published As
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JPH0731526B2 (en) | 1995-04-10 |
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